• 디지털산업정보학회논문지
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• 제9권2호
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• pp.55-61
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• 2013

A field-programmable gate array (FPGA) is an integrated circuit designed to be configured by a customer or a designer after manufacturing. The FPGA configuration is generally specified using a hardware description language (HDL), similar to that used for an application-specific integrated circuit (ASIC) (circuit diagrams were previously used to specify the configuration, as they were for ASICs, but this is increasingly rare). Contemporary FPGAs have large resources of logic gates and RAM blocks to implement complex digital computations. In this paper, we implement a system of digital instrumentation using FPGA. This system consists of the trigger part, memory address controller part, control FSM part, Encoder part, LCD controller part. The hardware implement using FPGA and the verification of the operation is done in a PC simulation. The proposed hardware was mapped into Cyclone III EP2C5Q208 from Altera and used 1,700(40%) of Logic Element (LE). The implemented circuit used 24,576-bit memory element with 6-bit input signal. The result from implementing in hardware (FPGA) could operate stably in 140MHz.

• 한국전자통신학회논문지
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• 제13권2호
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• pp.435-442
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• 2018

본 논문에서는 FPGA를 기반으로 Camera Link (Medium)를 제공하는 PCB 패턴 검출 시스템을 구현하였다. 시스템 구현을 위해 비전 라이브러리를 IP로 구현하여 고속으로 패턴 매칭을 할 수 있도록 하였다. 구현된 IP는 영상입력용 카메라링크 IP, 히스토그램 IP, VGA 제어 IP, 수직투영 IP 및 수평투영 IP가 있다. 디지털 카메라에서 고속으로 전송되는 영상을 처리하기 위해 Xilinx사의 Virtex-5 계열의 FPGA 칩을 사용하였다. 그래버 시스템 구현을 위해 RISC 구조의 CPU인 MicroBlaze를 사용하였으며, PC와의 연동을 위해 PCI Express를 사용하였으며, 영상의 처리결과는 컴퓨터의 모니터와 7인치 LCD에 표현하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 추계종합학술대회 B
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• pp.195-198
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• 2008

최근 태양광 발전시스템 등 낮은 전압을 발생하는 전원소스를 이용하여 높은 승압효과를 얻기 위한 멀티레벨 인버터에 대한 관심이 높아지고 있다. 본 논문은 FPGA 기반 멀티레벨 인버터용 스위칭 함수를 구현하고자 한다. FPGA는 프로그램 가능한 로직 디바이스로써 풀 디지털 스위칭함수를 구현하는 효율적이다. 본 논문에서는 FPGA 기반 스위칭 함수를 구현하기 위해서 마이크로프로세서로부터 출력되는 클럭과 동기신호로 독립적으로 구동이 되도록 하였다.

• 한국인터넷방송통신학회논문지
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• 제22권5호
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• pp.105-110
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• 2022

국내의 메모리 반도체 설계 기술은 세계 최고의 수준이나, 아직까지 프로세서의 설계는 그에 미치지 못하여 메모리와 프로세서의 균형있는 발전을 이루지 못하고 있다. Xilinx에서 제공하는 Vivado 통합 환경을 이용하여 저렴한 비용으로 짧은 시간에 현장에서 즉석으로 쉽게 프로세서를 FPGA 반도체 칩에 구현할 수 있다. 본 논문에서는 유럽 및 전 세계의 대학 및 연구소에서 디지털시스템 설계에 널리 쓰이는 VHDL을 이용하여 32 비트 ARMv4 계열의 프로세서를 설계하고, Vivado에서 Xilinx FPGA로 구현 및 로직아날라이저로 검증하였다. 그 결과, FGPA로 구현된 ARM 프로세서가 ARM 명령어들로 구성된 프로그램을 성공적으로 수행하였다.

• 한국정보통신학회논문지
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• 제25권2호
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• pp.259-266
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• 2021

USB 버스는 편리하게 사용할 수 있고 빠르게 데이터를 전송하는 장점이 있어서, FPGA 개발보드와 PC 사이의 표준적인 인터페이스이다. 본 논문에서는 Cypress FX3 USB 3 브릿지 칩에 대한 slave FIFO 인터페이스를 사용하여 FPGA 검증 시스템을 구현하였다. slave FIFO 인터페이스 모듈은 FIFO 구조의 호스트 인터페이스 모듈과 마스터 버스 제어기와 명령 해독기로 구성되며, FX3 브릿지 칩에 대한 스트리밍 데이터 통신과 사용자 설계 회로에 대한 메모리 맵 형태의 입출력 인터페이스를 지원한다. 설계 검증 시스템에는 Cypress FX3 칩과 Xilinx Artix FPGA (XC7A35T-1C5G3241) 칩으로 구성된 ZestSC3 보드가 사용되었다. C++ DLL 라이브러리와 비주얼 C# 언어를 사용하여 개발한 GUI 소프트웨어를 사용하여, 사용자 설계 회로에 대한 FPGA 검증 시스템이 다양한 클록 주파수 환경에서 올바로 동작함을 확인하였다. 설계한 FPGA 검증 시스템의 slave FIFO 인터페이스 회로는 모듈화 구조를 갖고 있어서 메모리맵 인터페이스를 갖는 다른 사용자 설계 회로에도 응용이 가능하다.

• 한국멀티미디어학회논문지
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• 제18권2호
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• pp.244-252
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• 2015

This paper describes the design and implementation of a System-on-a-Chip (SoC) for face recognition to use in wearable/mobile products. The design flow starts from the system specification to implementation process on silicon. The entire process is carried out using a FPGA-based prototyping platform environment for design and verification of the target SoC. To ensure that the implemented face recognition SoC satisfies the required performances metrics, time analysis and recognition tests were performed. The motivation behind the work is a single chip implementation of face recognition system for target applications.

• 제어로봇시스템학회논문지
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• 제13권10호
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• pp.970-977
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• 2007

Absolute position detector which is one of the major equipment in the field of factory automation, not only perceives the absolute position of the rotary machine but also outputs switch data according to the given angle. Absolute position detector is composed of sensor module and its controller. In this paper, a sensor driver is implemented using FPGA with VHDL. This chip has a less form factor than conventional circuit. A test shows reliable precision within THD(total harmonic distortion) of 0.2% which can be applicable commercially. Also, FPGA-based phase error compensation methods were newly discussed. In the future, more research will be conducted to enhance the precision by the introduction of 3-phase transformer.

• Journal of Advanced Marine Engineering and Technology
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• 제34권1호
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• pp.125-132
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• 2010

IEC61162-3 known as NMEA2000 protocol is approved as a standard network of SOLAS ship by ISO and used for the instrument network which exchanges data in real-time. For easy the development of ship network equipments, this study is focused on the development of SoC which can convert to NMEA2000 protocol from various kind of protocols such as TCP/IP, NMEA0183, RS422 and others using FPGA and u-Blaze. In this paper, we composed NMEA2000 protocol stack on FPGA and verified NMEA2000 network communication of FPGA system by connecting with commercialized devices through PC Hyper-terminal and network monitoring program.

• 제어로봇시스템학회논문지
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• 제6권2호
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• pp.228-233
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• 2000

It is common to apply the technology of FPGA (Fie이 Programmable Gate Array) which is one of the design methods for ASIC(Application Specific IC)to the active components used in the data processing at the digital system of satellite aircraft missile etc for compact lightness and integration of Printed Circuit Board (PCB) In carrying out the digital data processing the FPGAs are designed for the various functions of the Process Control Interrupt Control Clock Generation Error Detection and Correction (EDAC) as the individual module. In this paper an FPGA chip for Single Error Correction and Double Error Detection (SEC-DED) for EDAC is designed and simulated by using a VLSI design software LODECAP.

• 전자공학회논문지A
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• 제33A권5호
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• pp.165-171
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• 1996

A noncoherent full-digital PN(pseudo noise) code acquisition/tracking loop has been presetned and implemented in FPGA for the CDMA band-limited direct-sequence spread-spectrum (DS-SS) signals. It employs a simple decimator to control of local PN code phase to lower the hardware cost, and a second order loop to enable the more accurate tracking. The proposed acquisition/tracking loop has been designed in RTL-level VHDL, synthesized into logic gates using the design analyzer of synopsys software, implemented in an ALTERA FPGA chip, and tested. The number of logic gates used in the implemented FPGA chip is around 7000. The functionality has been verified using a PC interface circuitry and a logic analyzer.