• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2008년도 추계학술발표대회
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• pp.108-111
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• 2008

본 논문에서는 KLT(Kanade-Lucas-Tomasi) 추적기에서 특징점의 개수를 일정하게 유지시키기 위해 존재하는 특징점의 관리 부분을 FPGA(Field Programmable Gate Array)에 구현하기 위한 구조를 제안한다. FPGA 에 구현하기 위해 한정된 자원을 효과적으로 사용하도록 하는 것을 목표로 연산량이 많은 부분을 적은 연산량으로 구현 가능한 것으로 대체하고, 메모리의 크기와 접근 회수를 줄이기 위한 방법을 고려했다. 구현이 간단한 Harris 코너 검출기를 이용하여 특징점을 선택하고, 나눗셈 연산이 필요 없는 히스토그램을 이용하여 임계값을 설정해 특징점을 관리했다. C 언어로 시뮬레이션을 수행하여 제안한 방법을 확인했고, 기존의 특징점 관리 방법과의 비교를 통해 검증했다.

• 대한전자공학회논문지SD
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• 제44권8호
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• pp.60-64
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• 2007

본 논문에서는 유럽형 DTV용 FFT를 설계하고 Stratix EP1S25F672C6 FPGA를 이용하여 구현하였다. SIC 구조를 사용하여 FFT를 구현하였으며, 사용된 SIC 구조는 특정 알고리즘 처리 연산을 수행하기 위한 처리기와 RAM 메모리, 레지스터들과 전체 블록 및 부분 블록의 동작을 통제하기 위한 조정기로 구성된다. 디자인된 FFT는 DVB-T 표준사양을 만족하도록 2K/8K FFT 연산을 처리 가능하며, 선택적으로 1/4, 1/8, 1/16, 1/32의 4가지 보호구간 모드를 모두 지원한다. 구현된 FFT는 사용된 Stratix FPGA에 전체 로직의 12%, 전체 메모리의 53%를 사용한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.907-910
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• 2009

본 논문에서는 디지털 이미지의 무선 전송시 발생하는 에러를 제거 할 수 있는 오류 제어 부호화 기술 중 하나인 RS(Reed-Solomon) coding 중 Encoder의 FPGA 구현에 대한 논문이다. 여러 오류 제어 부호화 기술중 RS coding의 경우 비트가 아닌 심볼로 부호화를 하기 때문에 연집에러에 강한 것으로 알려져 있다. 본 논문에서는 RS coding중 최대 16바이트(Byte)의 에러를 정정할 수 있는 RS(255,223) 부호기를 FPGA 구현을 위해 Matlab을 이용하여 시뮬레이션을 하였다. 이때 사용한 영상은 JPG 파일을 이용하였다. 그리고 FPGA 구현을 위해 Xilinx사의 System Generator를 사용 하였다.

• 전기전자학회논문지
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• 제19권1호
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• pp.10-17
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• 2015

본 논문에서는 3-Line buffers를 사용하여 Sobel 윤곽선 추출 블록을 FPGA로 효율적으로 설계하여 구현하고자 한다. FPGA는 영상처리 알고리즘 중 하나인 Sobel 윤곽선 추출 알고리즘을 처리하기에 적절한 환경을 제공한다. 윤곽선 추출을 위한 방법으로는 파이프라인 방법을 사용하였다. Sobel 윤곽선 연산에서 윤곽선 강도 레벨을 결정하기 위하여 유한 상태 기계로 구현 된 마스크 연산을 이용한 모델을 제안한다. 효율적인 LUT 및 플리플롭의 사용으로 시스템의 성능이 향상됨을 입증하였다. 제안하는 3-line buffers을 이용한 Sobel 추출 연산은 Xilinx 14.2으로 합성하고 Virtex II xc2vp-30-7-FF896 FPGA device으로 구현하였다. Matlab을 이용하여 제안된 3-Line buffers 설계 시 PSNR 성능이 향상됨을 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 Ⅳ
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• pp.2160-2163
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• 2003

본 논문에서는 FPGA를 기반으로 하는 DFT 연산알고리즘을 적용한 다채널 위상 및 HDR(Harmonic Distortion Ratio) 측정 시스템을 설계하였다. DFT 연산 알고리즘은 많은 연산량이 요구되는데, 기존에는 고가의 DSP 프로세서를 사용하여 소프트웨어적으로 처리하였지만, FPGA를 기반으로 하는 전용의 하드웨어로 구현할 경우 DSP의 연산량에 대한 부담을 감소시킬 수 있다. DFT 연산 알고리즘은 전용 ASIC으로 구현 시 경제성을 고려하기 위해서 곱셈기 공유 구조를 적용하고, 효과적인 시스템 Integration울 위해서 범용인터페이스 방식을 채택하고 이렇게 설계한 시스템을 실제 다채널 톤 신호를 입력으로 하는 동작 시험을 통하여 검증하였다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 2003년도 춘계 학술대회 학술발표 논문집
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• pp.51-54
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• 2003

진화하드웨어는 하드웨어 스스로 진화하여 필요한 회로를 구성한다 회로를 재구성하기 위해서 유전자 알고리즘을 사용한다. 유전자 알고리즘(Genetic Algorithm)은 전역적 탐색을 통하여 해를 구한다. 하지만 유전자 알고리즘은 많은 개체의 평가를 통하여 이루어지기 때문에 수행하는데 시간이 많이 소요된다. 이전의 연구에서 유전자 알고리즘 프로세서를 이용하여 진화하드웨어를 구성했다. 유전자 알고리즘 프로세서는 유연성이 떨어지고 범용적으로 사용하기 어렵다. 본 논문에서는 CPU를 이용하여 유전자 알고리즘 프로세서를 소프트웨어로 제어하는 방법을 제안한다 소프트웨어로 합성한 신호로 GAP의 동작을 제어하기 때문에 유연성을 가질 수 있다 FPGA에 CPU와 유전자 알고리즘 프로세서를 구현하여 one-chip 하드웨어를 구현한다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2013년도 전력전자학술대회 논문집
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• pp.457-458
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• 2013

본 논문은 Simulink 모델을 기반으로 하여 FPGA 알고리즘을 설계하는 과정을 구현하였다. Simulink 모델은 SRF-PLL 제어기법을 적용하였으며, Simulink 모델은 기본적으로 부동소수점으로 구성된다. 그러나 FPGA 구현에 필요한 VHDL 코드는 고정 소수점 변환이 필요하므로, 부동 소수점 모델을 고정 소수점으로 변환하고 두 연산 기법의 시뮬레이션 결과를 비교분석하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.447-450
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• 2010

SAW Device 라는 Passive 소자는 ID Tag나 소형센서들을 대체할 수 있는 MEMS 기술의 초소형 Device 다. 이 SAW Device를 이용하면 독립된 공간이나 전원이 필요한 센서 제어 등을 대신할 수 있을 것이다. 이렇게 활용범위가 확대됨에 따라 다양한 SAW Device를 사용하기 위한 플랫폼이 요구된다. 하지만 현재 SAW Sensor는 많은 발전을 해왔지만 SAW Sensor를 활용할 수 있는 플랫폼의 발전은 미흡하기 때문에 본 논문에서는 이러한 SAW Device를 측정할 수 있는 SAW Reader를 FPGA를 이용하여 좀 더 간단하고 효율적인 Reader platform을 구현해 보고자 한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 춘계학술대회
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• pp.599-602
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• 2014

FPGA상에 AES 복호화 코어를 FIPS-197사양에 기술된 AES 알고리즘의 복호화부분을 구현하였다. 키값의 길이는 128/192/256비트를 지원하며, 별도의 코어 로직은 FPGA의 6-input lookup table의 이점을 살리도록 설계되었으며, 이결과로 2000개의 lookup table만을 이용하여 256비트 키에서 3Gbps의 처리가 가능하게 되었다. 코어는 난수 및 FIPS-197, SP-800a와 AESAVS사양의 테스트 벡터를 통해서 검증하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.689-691
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• 2012

본 논문에서는 디스플레이장치에 필요한 MDDI 프로토콜 패킷생성방법을 소프트웨어로 구현하는 것을 제안한다. 이 논문에서는 최소한의 하드웨어 구성을 가지며, 소프트웨어를 이용하여 MDDI 프로토콜 패킷을 생성한다. 이것의 구현을 위해 고속 마이크로프로세와 FPGA로 하드웨어를 설계하였다. 소프트웨어로 생성한 패킷은 FPGA를 통해 LVDS 신호로 변환되어 출력된다.