• 대한전자공학회논문지SP
• /
• 제37권5호
• /
• pp.115-123
• /
• 2000

본 논문에서는, 고속의 필터링이 요구되는 IF 디지털 다운 컨버터를 위한 새로운 블록 FIR(Finite Impulse Response) 필터링 아키텍처를 제안한다 디지털 다운 컨버터는 디지털 믹서, 데시메이션 필터, 그 리고 다운 샘플러로 구성된다 본 논문이 제안하는 아키텍처는 블록 필터링의 병렬처리 구조를 이용하여 데시메이션 필터를 구성함으후서 블록 필터링 아키텍처에서 구조적으로 생겨나는 업 샘플링이 직렬로 연결되는 다운 샘플러와 상쇄되어 구조가 간략하게 되어짐을 보인다 이와 더불어 블록 FIR 구조를 이용하여 필터계수의 갯수가 블록의 크기의 역비례로 감소되어, 계산량이 그 만큼 감소되어짐을 보인다. 끝으로, 디지털 믹서의 0이 필터의 병렬입력을 0으로 만드는 것을 이용하여 아키텍처의 복잡도가 더욱 감소됨을 보이게된다.

• 대한전자공학회논문지SP
• /
• 제44권3호
• /
• pp.105-112
• /
• 2007

일반적으로 기존의 MAXFLAT FIR 필터의 직접 설계 방법들은 통과대역과 저지대역에서 MAXFLAT 응답에 도달하기 위해 추정 알고리즘들을 사용해야 하는 문제들이 반드시 존재한다. 본 논문에서는 MAXSHCUT 조건을 바탕으로 한 향상된 제안된 방식을 사용하였으며, 기존의 문제들을 해결하였다. 제안된 방식에서는 MAXFLAT 와 MAXSHCUT을 갖는 FIR 저역통과 필터가 임의의 차단주파수에서 설계되도록 필터 차수와 차단주파수 파라메터들로 표현된 핵심 파라메터를 사용 하였다. 결론적으로 제안된 설계 기술은 MAXFLAT 와 MAXSHCUT을 갖는 FIR 저역통과 필터 실현이 가능하며, 설계된 필터들은 모두 100dB 가 넘는 MAXSHCUT을 갖는 것을 알 수가 있다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2005년도 학술대회 논문집 정보 및 제어부문
• /
• pp.502-504
• /
• 2005

Recently genetic algorithm techniques have widely used in adaptive and control schemes for production systems. However, generally it costs a lot of time for learning in the case applied in control system. Furthermore, the physical meaning of genetic algorithm constructed as a result is not obvious. And this method has been used as a learning algorithm to estimate the parameter of a genetic algorithm used for identification of the process dynamics of FIR filter and it was shown that this method offered superior capability over the genetic algorithm. A genetic algorithm is used to solve the parameter identification problem for linear and nonlinear digital filters. This paper goal estimate FIR filter parameter using the genetic algorithm.

• 한국통신학회논문지
• /
• 제15권2호
• /
• pp.166-175
• /
• 1990

기존 FIR 필터에는 回路가 複雜하고 高價의 乘算器가 많이 所要되기 때문에 實現에 제약을 받는다. 本 論文에서는 小型, 低價, 低電力消費, 高速 디지털필터로 實現하기에 적합하면서 乘算器를 사용하지 않는 FIR 필터 構造를 제시한다. 그 構造는 {0,{\pm}$2^n$;n=integer} 에서 두 개의 원소조합으로 표시되는 係數를 갖는 트랜스버설필터와 積分器로 구성된다. 컴퓨터 시뮬레이션에 의해 성능을 검토하였는바, 기존의 有限語長 FIR 필터의 경우와 비교하여 유사한 정도의 양호한 應答特性이 나타났다.

• 한국통신학회논문지
• /
• 제33권5A호
• /
• pp.494-499
• /
• 2008

본 논문은 SDR(Software Defined Radio) 기술을 기반으로 CDMA(Code Division Multiple Access) 방식의 이동전화 시스템과 같은 다중 채널 처리 시스템에서 특정 FA(frequency Assignment)만을 여파하여 처리하는 다양한 응용에 적용될 수 있는 디지털 필터 기법을 제안한다. 이 기법은 마이크로 프로세서를 이용하여 사용자가 선택하는 특정 시스템 정보에 따라 소프트웨어적으로 필터 계수(Filter Coefficients)를 재설계하여 한 개의 디지털 FIR(Finite Impulse Response) 대역통과 필터(BPF: Band Pass Filter)를 재구성함으로써 여러 개의 대역통과 필터를 갖는 효과를 얻는다. 본 논문에서 제안하는 기법을 적용하여 다중채널 신호 발생기를 구현하고, 동일한 하드웨어 상에서 WCDMA(Wideband Code Division Multiple Access) 시스템 혹은 CDMA 시스템으로 재구성하는 시험을 통하여 본 알고리즘의 구현 가능성을 검증하였다.

• 대한전자공학회논문지
• /
• 제26권12호
• /
• pp.2046-2054
• /
• 1989

Improved algorithms are presented to design linear phase digital FIR filters with coefficients of +1,0,-1 only followed by a multiple integrator. It has been shown that the existing linear phase filter design concept for the single integrator(or, accumulator)case can be extended to the case of the multiple integrator. Linear phase conditions for the multiple integrators are summarized. Filter design methods with double or triple integrator are exploited in datail and its computer simulation results are presented to deduce the advantages of multiple integrator to the single integrator.

• 한국통신학회논문지
• /
• 제10권6호
• /
• pp.327-334
• /
• 1985

벡터 승산 구조를 이용하여 다중채널 FIR디지털 필터를 구성하기 위한 한 기법을 제안하였다. 제안된 기법은 하드웨어의 구성을 간소화시키고, 동작속도를 개선할 수 있었다. 위의 기법으로 구성된 4채널 디지털 필터의 주파수 응답은 Remez방식으로 시뮬레이션하여 얻어진 주파수 응답과 전 일치하였다.

• 한국정보통신학회논문지
• /
• 제18권10호
• /
• pp.2375-2381
• /
• 2014

FIR 필터의 계수가 CSD(canonic signed digit) 형식으로 표현되고 계수 당 0이 아닌 자릿수가 매우 적다면 적은 하드웨어 비용으로 고속 필터링을 수행할 수 있다. 주어진 주파수 응답 특성을 따르며 최소의 0이 아닌 부호자릿수(signed digit)를 갖는 CSD 형식의 FIR 필터 계수를 설계하는 문제는 목표 주파수 응답과의 최대 오차를 최소화하는 희소한 0이 아닌 부호자릿수 계수를 찾는 문제와 같다. 본 논문에서는 FIR 필터의 무곱셈 초고속 구현을 위해 압축센싱 기법에 기반을 둔 CSD 형식의 계수 설계 알고리듬을 제안한다. 탐욕(greedy) 방법을 채용한 본 알고리듬에서는 매 반복단계에서 잔차 신호를 구성하는 가장 큰 크기의 atom을 선택하고, 그 atom의 계수를 나타내는 가장 큰 부호자리를 찾아 FIR 필터의 계수를 갱신한다. 설계 예를 통해 평균적으로 탭 당 두 번 이하의 덧셈만으로 목표 주파수 응답에 근접한 FIR 필터링을 수행할 수 있음을 확인하였고, 이는 적은 하드웨어 비용으로 고속 필터링 구현에 적합하다.

• 대한전자공학회논문지SD
• /
• 제44권4호
• /
• pp.97-102
• /
• 2007

본 논문은 부분 재구성 설계방법을 이용하여 Xilinx Virtex4 FPGA로 구현된 재구성형 FIR 필터의 구조를 제시한다. 설계한 재구성형 FIR 필터는 저 전력 소비, 자율적 채택, 재구성 능력 등 모든 목적에 부합하는 재구성 가능한 디지털 신호처리 구조이며, 다양한 주파수 응답에 적용 할 수 있는 FIR 필터이다. 구현된 재구성형 FIR 필터는 재구성 모듈의 추가 또는 제거를 통한 설계의 유연성과 면적 효율성을 보장하며, 다양한 차수의 필터연산 수행이 가능하다. 제안된 부분 재구성형 FIR 필터는 기존 FIR 필터의 설계방법과 비교하여, 면적 효율성, 설계의 유연성 및 구성 시간의 향상을 보인다.

• 한국통신학회:학술대회논문집
• /
• 한국통신학회 1986년도 춘계학술발표회 논문집
• /
• pp.78-80
• /
• 1986