In this paper, we present a fast Fourier transform (FFT) processor with four parallel data paths for multiband orthogonal frequency-division multiplexing ultra-wideband systems. The proposed 128-point FFT processor employs both a modified radix-$2^4$ algorithm and a radix-$2^3$ algorithm to significantly reduce the numbers of complex constant multipliers and complex booth multipliers. It also employs substructure-sharing multiplication units instead of constant multipliers to efficiently conduct multiplication operations with only addition and shift operations. The proposed FFT processor is implemented and tested using 0.18 ${\mu}m$ CMOS technology with a supply voltage of 1.8 V. The hardware- efficient 128-point FFT processor with four data streams can support a data processing rate of up to 1 Gsample/s while consuming 112 mW. The implementation results show that the proposed 128-point mixed-radix FFT architecture significantly reduces the hardware cost and power consumption in comparison to existing 128-point FFT architectures.
고속 데이터 전송이 가능한 장점 때문에 OFDM 통신 방식은 4세대 통신 방식으로 주목 받고 있다. OFDM은 이러한 고속 무선 데이터 통신을 구현하기 위해서는 고성능의 FFT(Fast-Fourier-Transform) / IFFT(Inversion FFT) 프로세서를 필요로 한다. 현재 OFDM은 DSP(Digital Signal Processor)로 구현되고 있지만 많은 전력 소모의 단점을 가지고 있다. 이러한 단점을 보완하기 위해 Current-mode FFT LSI가 제안되었다. 본 논문에서는 저전력 OFDM용 IVC(Current to Voltage Converter)를 설계한다. 시뮬레이션 결과 설계된 IVC는 FFT Block의 출력이 $7.35{\mu}A$ 이상일 때 3V 이상의 전압을 출력하고, FFT Block의 출력이 $0.97{\mu}A$ 이하일 때 0.5V 이하의 전압을 출력하였다. 설계된 IVC로 저전력 Current-mode FFT LSI의 동작이 가능하게 되며, 전류모드신호처리는 차세대 무선 통신 시스템의 발전에 기여할 것이다.
Transient thermal analysis of a three-dimensional axisymmetric automotive disk brake is presented in this paper. Temperature fields are obtained using a hybrid FFT-FEM scheme that combines Fourier transform techniques and finite element method. The use of a fast Fourier transform algorithm can avoid singularity problems and lead to inexpensive computing time. The transformed problem is solved with finite element scheme for each frequency domain. Inverse transforms are then performed for time domain solution. Numerical examples are presented for validation tests. Comparisons with analytical results show very good agreement. Also, a 3-D simulation, based upon an automotive brake disk model is performed.
본 논문은 FMCW(Frequency Modulated Continuous Wave) 레이더 레벨 측정기 설계와 시뮬레이션을 통한 성능분석에 대하여 기술한다. 설계된 레벨미터는 FMCW radar를 이용하여 최대 20m 거리를 측정하며, 거리 계산을 위한 비트신호 분석기법으로 FFT(Fast Fourier Transform)와 Zoom-FFT를 적용하였다. 성능 분석을 위해 시뮬레이션을 통하여 두가지 기법을 비교 분석한 결과, 측정오류를 최소화하고 측정의 분해능을 향상시키기 위해서는 Zoom-FFT 기법이 보다 적절한 기법임을 확인하였다. 시뮬레이션은 주파수 분해능과 측정거리 분해능의 최적 값을 얻기 위해 다양한 조건에서 분석하였고, 1.024GHz 주파수 조건에서 2.2mm의 측정 분해능을 확인하였다.
분 논문에서는 워터마크가 삽입된 영상의 비가시성과 강인성을 보장하기 위하여 주파수 영역 기반인 FFT(Fast Fourier Transform)을 이용하였다. 그리고 영상에 삽입된 워터마크를 정확하게 추출하기 위하여 워터마크에 삽입하는 키 사이의 직교성을 유지할 수 있는 그람-슈미트 정규직교화를 이용하였다. 실험을 통해 살펴본 결과 영상의 특징에 관계없이 랜덤계열에 민감한 워터마크를 추출할 수 있는 정확성 및 신뢰성을 가짐을 알 수 있었다.
JSTS:Journal of Semiconductor Technology and Science
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제17권1호
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pp.101-109
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2017
This paper presents a high-throughput low-complexity 512-point eight-parallel mixed-radix multipath delay feedback (MDF) fast Fourier transform (FFT) processor architecture for orthogonal frequency division multiplexing (OFDM) applications. To decrease the number of twiddle factor (TF) multiplications, a mixed-radix $2^4/2^3$ FFT algorithm is adopted. Moreover, a dual-path shared canonical signed digit (CSD) complex constant multiplier using a multi-layer scheme is proposed for reducing the hardware complexity of the TF multiplication. The proposed FFT processor is implemented using TSMC 90-nm CMOS technology. The synthesis results demonstrate that the proposed FFT processor can lead to a 16% reduction in hardware complexity and higher throughput compared to conventional architectures.
본 논문은 고속 무선 통신을 위한 모뎀 설계에 관한 것이다. 고속 통신을 위한 기술에는 여러 가지가 있는데, 그 중 넓은 주파수를 사용하고 여타 서비스에 주파수 간섭을 일으키지 않는 기술인 MB-OFDM (Multi-Band Orthogonal Frequency Division Multiplexing) 방식의 UWB (Ultra-Wideband) 모뎀의 SoC (System-on-Chip) 칩을 설계하였다. 개발된 모뎀 SoC 칩의 기저대역 시스템은 WiMedia에서 정의한 표준안을 따라서 설계되었다. 설계된 SoC 칩은 코어 부분인 FFT/lFFT (Fast Fourier Transform/lnverse Fast Fourier Transform), 송신부, 심볼동기 및 주파수 오프셋 추정부, 비터비 디코더, 그리고 기타 수신부등으로 구성되어 있다. 반도체 공정은 90nm CMOS (Complementary Metal-Oxide-Semiconductor) 공정을 사용하였고, 칩 사이즈는 약 5mm x 5mm 이다. 2009년 7월 20일에 fab-out되었다.
FFT(Fast Fourier Transform) 알고리즘에는 DIT(Decimation-In-Time)와 DIF(Decimation-In-Frequency)가 있다. DIF 알고리즘은 Radix-2/4/8 등의 다양한 종류와 그 구현 방법이 개발되어 사용되는데 반하여 DIT 알고리즘은 순차적인 출력을 낼 수 있는 장점에도 불구하고 다양한 구현방법이 연구되지 못하였다. 이 논문에서는 DIT Radix-4 알고리즘을 유도하며 반도체 구현을 위한 효율적인 butterfly 구조를 제안한다.
In this paper, FFT(Fast Fourier Transform) analysis of friction was suggested as a method to interpret the contact conditions. Micro-grooves with various dimensions were fabricated on the silicon surface to investigate the frictional behavior with respect to the change in geometrical contact condition. Frictional forces between micro-grooved surfaces and spheres modeled as surface asperities were measured using a micro-tribotester which was built inside a SEM(Scanning Electron Microscope). The experimental results show that the relative dimensions and distributions of contact asperities between two surfaces can be predicted by the power spectrum and the main frequency in FFT-based analysis of friction coefficient. Also, it was shown that the friction coefficient for multi-asperities was the result of the superposition of that for each asperity.
본 논문은 함수 변환(Function Transform)과 FFT(Fast Fourier Transform)를 사용하는 새로운 XML 문서 클리스터링 기법에 대하여 논한다. 본 문서 클러스터링 기법은 조정자 없이 점진적으로 수행된다. XML 문서는 엘리먼트의 계층적인 구조에 기반하여 이산 함수로 변환된다. 이산 함수는 FFT를 사용하여 벡터로 변환된다. 문서를 나타내는 벡터는 가중치 유클리디안 거리 메트릭을 사용하여 비교된다. 비교 결과가 미리 정의된 값보다 작을 때에는 비교되는 두 개의 문서는 구조적으로 비슷한 것으로 간주되어 동일한 그룹으로 분류된다. XML 문서 클리스터링은 XML 문서의 저장과 검색에 유용하게 사용될 수 있다. 800개의 합서 문서와 520개의 실제 문서를 사용하여 실험하였다. 실험 결과는 함수변환과 FFT는 XML 문서를 엘리먼트의 구조를 기반으로 하여 점진적으로 조정자 없이 효과적으로 분류하는 것을 보여주었다.
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[게시일 2004년 10월 1일]
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