• 한국정보통신학회논문지
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• 제21권4호
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• pp.774-780
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• 2017

본 논문은 HEVC의 엔트로피 코딩방법인 CABAC 부호화기를 위한 효율적인 이진 산술 부호화기 하드웨어 구조를 제안한다. CABAC은 HEVC 표준에서 사용되는 엔트로피 코딩 방법으로 통계적 중복성을 제거하여 영상의 높은 압축률을 지원한다. 하지만 이진 산술 부호화(Binary Arithmetic Encode)는 데이터 간의 의존 관계가 높아 병렬처리가 어렵고 실시간 처리의 지연이 발생 된다. 제안하는 이진 산술 부호화기는 입력으로 들어오는 빈을 고속으로 처리하기 위하여 재정규화 과정을 분리 시켜 동작하도록 설계한다. 기존의 반복적인 알고리즘을 병렬적으로 처리함으로써 최대지연시간(Critical Path)을 최적으로 줄일 수 있는 4단계의 파이프라인 구조로 설계하였다. 또한, 멀티-빈 구조를 적용하여 클록 사이클 당 3개의 빈을 처리한다. 제안하는 CABAC의 이진 산술 부호화기는 Verilog-HDL로 설계하였으며 65nm 공정으로 합성하였다. 합성 결과 게이트수는 8.07K 이며 최대 동작주파수는 769MHz로 최대 빈 처리량은 2307Mbin/s이다. 제안하는 하드웨어 구조는 기존의 이진 산술 부호화기와 비교하여 최대 빈 처리량이 26% 만큼 증가 하였다.

• 전기전자학회논문지
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• 제23권4호
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• pp.1288-1294
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• 2019

Polar code의 채널용량 달성 특성은 polar code를 각광 받는 오류 정정 부호로 만들었다. 하지만 충분한 오류 정정 성능은 부호의 길이가 길어졌을 때 달성되는 점근적 속성을 보인다. 따라서 입력 데이터가 길어지는 경우에 대한 초대규모 집적회로 구현을 실현하기 위하여 효율적인 구조가 필요하게 되었다. 기존의 polar code 부호기 구조 중 가장 기본적인 완전 병렬 구조는 직관적이고 구현이 쉽지만 긴 polar code에 높은 하드웨어 복잡성을 보이므로 부적합하다. 그리고 이를 보완하여 제안된 부분 병렬 구조는 하드웨어 면적 측면에서 큰 성과를 얻었으나 그 방식이 일반화되어 있지 않아 설계자에 따라 구조에 변동이 발생할 수 있다. 본 논문에서는 이를 개선하고자 비트 차원의 치환을 위해 제안된 회로 설계법을 polar code에 적용하는 하드웨어 설계법을 제안한다. 제안하는 방법을 polar code의 부호기에 적용함으로써 완전 병렬 부호기만큼 직관적인 구조를 가짐과 동시에 일반화된 polar code 부분 병렬 부호기를 설계할 수 있다.

• 대한전자공학회논문지SD
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• 제46권10호
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• pp.61-69
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• 2009

본 논문은 저 복잡도와 높은 throughput을 지원하는 LDPC 부호화기의 구조에 대하여 제안한다. LDPC 부호화기가 갖는 높은 복잡도 문제를 해결하기 위하여 기존의 복잡도가 높은 행렬 곱셈 연산기 대신에 간소화된 행렬 곱셈 연산기가 제안되었다. 또한 높은 throughput을 지원하기 위하여 행렬 곱셈 연산시 행 방향 연산 및 부분 병렬처리 연산을 적용하였다. 제안된 부호화기 구조의 로직 게이트와 메모리 사용량은 기존의 5단 파이프라인 부호화기의 구조에 비하여 각각 37.4%와 56.7%씩 감소하였다. 또한 40MHz 클럭 주파수에 대해 기존의 부호화기에 비하여 3배 이상의 throughput인 최대 800Mbps의 throughput을 지원한다.

• 한국항행학회논문지
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• 제23권2호
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• pp.186-193
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• 2019

본 논문에서는 커뮤테이션 방식을 이용한 심플 프로그래머블 PCM 엔코더 구조를 제시하고 구현하였다. 텔레메트리 시스템은 센서에서 획득한 데이터들로 프레임을 생성하기 위해 각각의 데이터들을 채널에 할당할 수 있는 정보가 필요하다. 이때 상태 정보의 수가 많거나 데이터 타입이 다양할 경우, 각 채널에 대량의 정보를 입력해야 할 필요성이 존재한다. 그러나 채널수와 데이터양이 많을수록 오류가 발생할 가능성이 증가한다. 따라서 본 논문에서는 프로그램을 이용하여 채널 정보를 작성하고, ROM에 채널 정보를 저장할 수 있는 PCM 엔코더를 구현하였다. 본 논문에서 제안한 PCM 엔코더 구조는 오류의 발생 가능성을 줄이고, 채널 정보 입력 소스 코드 길이의 축소 등 개발 속도를 향상시킬 수 있다. 또한 시뮬레이션을 이용하여 제안한 구조의 타당성을 확인하였다.

• 한국빅데이터학회지
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• 제8권2호
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• pp.97-107
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• 2023

빅데이터/AI 기반 사회로의 변화에 따른 여러 혜택에서 소상공인은 상대적으로 소외될 가능성이 높다. 이를 지원하기 위해 유동인구를 기반으로 핫플레이스를 정의하여 소상공인의 창업 지역 의사 결정을 지원하고자 한다. 다양한 연구를 통해 해당 지역의 인구 규모가 소상공인의 매출에 중요한 영향을 미친다는 사실이 알려져 있다. 본 연구에서는 인천 유동인구 데이터 중 내륙 지방을 추출하여 연구를 진행하였다. 50m 간격의 격자 형태로 이루어진 데이터로 보간을 통해 일 단위로 이미지화 하였다. LOF와 GAM을 이용하여 공간적 이상치 제거 및 보간을 수행하였고, LOESS를 통해 시간적 이상치를 제거 및 보간하였다. 시간적, 공간적 특성을 모두 고려할 수 있는 ConvLSTM을 예측 모델로 사용하였으며, reconstruction error를 기반으로 이상치 탐지를 수행하는 AutoEncoder 구조를 통해 MAPE가 높은 격자가 밀집해 있는 지역을 핫플레이스로 정의하고자 한다.

• 한국항공우주학회지
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• 제49권7호
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• pp.589-592
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• 2021

프리코더와 CPM 변조기로 구성된 SOQPSK-TG는 수신기 구조를 단순화하기 위해 송신기에 차등 부호기를 추가한 차등 프리코더 방식이 텔레메트리 표준으로 채택되었다. 본 논문에서는 낮은 Eb/No에서 차등 부호기가 수신기 성능에 미치는 영향을 평가하였는데 컴퓨터 모의 실험한 결과에 의하면 차등 부호기가 없는 경우가 AWGN 채널에서 Eb/No 성능이 BER이 10^-1일 때 약 2dB, 10^-2일 때 약 1dB 더 우수하다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.401-404
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• 2015

본 논문에서는 UHD급 영상의 실시간 처리를 위한 고성능 HEVC(High Efficiency Video Coding) In-loop Filter 부호화기의 효율적인 하드웨어 구조를 제안한다. HEVC는 양자화 에러로 발생하는 화질 열화 문제를 해결하기 위해 Deblocking Filter와 SAO(Sample Adaptive Offset)로 구성된 In-loop Filter를 사용한다. 본 논문에서 제안하는 In-loop Filter 부호화기 하드웨어 구조에서 Deblocking Filter와 SAO는 수행시간 단축을 위해 $32{\times}32CTU$를 기준으로 2단 하이브리드 파이브라인 구조를 갖는다. Deblocking Filter는 10단계 파이프라인 구조로 수행되며, 메모리 접근 최소화 및 참조 메모리 구조의 단순화를 위해 효율적인 필터링 순서를 제안한다. 또한 SAO는 화소들의 분류와 SAO 파라미터 적용을 2단계 파이프라인 구조로 구현하고, 화소들의 처리를 간소화 및 수행 사이클 감소를 위해 두 개의 병렬 Three-layered Buffer를 사용한다. 본 논문에서 제안하는 In-loop Filter 부호화기 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC 0.13um CMOS 표준 셀 라이브러리를 사용하여 합성한 결과 약 205K개의 게이트로 구현되었다. 또한 110MHz의 동작주파수에서 4K UHD급 해상도인 $3840{\times}2160@30fps$의 실시간 처리가 가능하다.

• 한국통신학회논문지
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• 제30권5A
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• pp.359-369
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• 2005

본 논문에서는 대용량 광 부호분할 다중접속(Optical CDMA) 네트워크를 위해, 가변 파장변환기(TWC)와 도파로 열격자(AWG)를 이용한 공유형 부호기/복호기를 제안하였다. 제안한 부호기/복호기는 TWC의 동적 코드 할당 특성과 AWG의 순환(cyclic) 특성을 이용하여 다수의 가입자가 동일한 부호기와 복호기를 공유할 수 있도록 파장시간의 2차원 코드를 사용한다. 2차원 코드 구성 방법인 GMWPC(Generalized Multi-wavelength Prime Code)와 GMWRSC(Generalized Multi-wavelength Reed-Solomon Code)를 사용한 시뮬레이션을 통해 다수의 가입자를 위해 동적 코드 할당을 할 수 있는 제안한 부호기/복호기 구조의 타당성을 제시하였다. 제안한 부호기/복호기는 다중 접속 간섭을 일으키지 않으면서 동시 사용자 수를 증가시키며, 상대적으로 짧은 코드 길이를 사용함으로써 채널 효율을 향상시킬 수 있는 장점을 가지고 있다.

• 전자공학회논문지S
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• 제35S권6호
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• pp.109-118
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• 1998

본 논문에서는 압축 복원된 디지탈 RGB 또는 YCbCr 신호를 NTSC와 PAL 방송 규격에 맞는 휘도 신호와 크로마 신호 또는 영상 복합 신호로 변환 출력하는 기능을 갖는 부호화기를 설계하였다. 부호화기의 비디오 타이밍 신호는 수평 동기 신호, 수직 동기 신호, 블랭킹을 포함하며 또한 비디오를 편집하는 데 편리한 필드인식(identification) 신호를 지원한다. 부호화기는 곱셈기를 사용한 시스토릭 파이프라인 방식 [13] 에 비해 4단 파이프라인 아키텍쳐와 쉬프트-앤-가산기를 사용하여 약40%의 게이트 수를 줄였다. 설계된 부호화기는 $0.65{\mu}m$ SOG(Sea fo Gatearray) 삼중 금속 CMOS 공정 기술을 사용하여 패드를 포함한 전체 칩 면적은 $3.7478mm {\times} 4.4678mm$으로 19,468의 게이트가 집적되었으며 전력 소비는 0.9W이다.

• 한국항공우주학회지
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• 제48권10호
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• pp.831-835
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• 2020

HLS는 C/C++ 언어로 기술된 소스 코드로부터 자동으로 HDL 코드를 생성하므로 타이밍이나 제어가 간단하고 하드웨어 구조를 쉽게 변경할 수 있어 FPGA 시스템 개발 기간을 단축할 수 있는 장점이 있다. 본 논문에서는 Xilinx사의 Vivado HLS를 이용하여 텔레메트리 표준 106-17 LDPC 부호기를 설계할 때 간단한 코드 수정으로 목적에 맞는 구조 변경의 용이함을 보이고 Spartan-7 xc7s100 디바이스를 타겟으로 합성하여 throughput과 하드웨어 복잡도 등의 결과를 비교하였다.