• Proceedings of the Korean Vacuum Society Conference
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• 2015.08a
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• pp.122.2-122.2
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• 2015

n-type 실리콘은 p-type과 비교하여 더 높은 소수캐리어 lifetime 으로 금속 불순물에 대하여 더 좋은 내성을 갖는다. 고효율 실리콘 태양전지를 위하여 p-type 웨이퍼를 n-type으로 교체하여 빛을 조사했을 때, 광전자들이 형성되어 p-type과 비교하여 더 좋은 lifetime 안정성을 갖는다. n-type 태양전지의 전면 전극은 AgAl paste로 형성하였다. AgAl 페이스트는 소성 온도와 밀접하게 관련되어 전극의 접합 깊이에 영향을 미친다. p+ emitter 층에 파고드는 금속 접촉의 최적화된 깊이는 접촉 저항에 영향을 미치는 중요한 요소이다. 본 연구에서는 소성 조건을 변화시킴으로써, 금속 깊이의 효과적인 형성을 위한 소성 조건을 최적화하였다. $670^{\circ}C$ 이하의 온도에서 소성을 진행 하였을 때, 충분한 접촉 깊이를 형성하지 못하여 높은 접촉저항을 갖는다. 소성 온도가 증가함에 따라, 접촉 저항은 감소하였다. 최적 소성 온도 $865^{\circ}C$에서 측정된 접촉저항은 $5.99mWcm^2$이다. $900^{\circ}C$ 이상에서 contact junction은 emitter를 통과하여 실리콘과 결합하였다. 그 결과로 접촉저항 shunt가 발생한다.

• 한국신재생에너지학회:학술대회논문집
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• 2010.11a
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• pp.48.2-48.2
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• 2010

고효율 실리콘 태양전지 개발은 단파장의 광 응답 특성 개선을 위한 선택적 에미터 형성과 반사 손실 개선을 위한 미세 패턴 전극을 형성하는데 집중적인 연구가 진행되고 있다. 본 실험에서는 레이저 도핑된 선택적 에미터 위에 미세 패턴 Ni/Cu 도금 전극을 형성하였다. 니켈과 동 도금은 무전해 Light induced plating(LIP)으로 진행하였다. 니켈 도금 전극의 접착력 개선과 접촉저항 개선을 위해서 니켈 전극을 질소 분위기에서 열처리하여 니켈실리사이드(NiSi)를 형성하였다. 니켈 도금 두께와 니켈실리사이드 열처리 조건을 최적화하여 충실도 77.4%, 변환효율 18.5%를 달성하였다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2009.11a
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• pp.38-38
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• 2009

Wafer thickness of crystalline silicon is an important factor which decides a price of solar cell. PC1D was used to fix a condition that is required to get a high efficiency in a crystalline silicon solar cell using thin wafer($150{\mu}m$). In this simulation, base resistivity and emitter doping concentration were used as variables. As a result of the simulation, $V_{oc}$=0.6338(V), $I_{sc}$=5.565(A), $P_{max}$=2.674(W), FF=0.76 and efficiency 17.516(%) were obtained when emitter doping concentration is $5{\times}10^{20}cm^{-3}$, depth factor is 0.04 and sheet resistance is $79.76{\Omega}/square$.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.08a
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• pp.406-406
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• 2011

결정질 태양전지에서 도핑(Doping)은 반도체(Semiconductor)의 PN 접합(Junction)을 형성하는 중요한 역할을 한다. 도핑은 반도체에 불순물(Dopant)을 주입하는 공정으로 고온에서 진행되며 온도는 중요한 변수(Parameter)로 작용한다. 본 연구에서는 여러 가지 에미터(emitter)층 형성방법 중에 가장 저가이면서 공정과정이 간단하며 대면적 도핑이 용의한 Spray 방법을 통해 효과적인 에미터 층 형성의 최적화를 위해 DI water에 각각 1%, 3%, 5% 7%로 희석된 H3PO4용액 으로 850$^{\circ}C$에서 열처리 시간을 가변해 가며 최적화된 면저항과 표면농도 특성을 분석하였다. 도핑소스가 웨이퍼(wafer) 각각의 표면에 흡착시킨 후 오븐에 넣어 150$^{\circ}C$에서 5분간 건조시킨 후 퍼니스(furance)에 넣어 시간을 가변해 가며 도핑시켰다. Spray 방식은 기존의 방식보다 저렴하고 In-line 공정에 적합하며 대용량으로 전환이 쉽다는 많은 장점을 가지고 있다. 도핑시 먼저 spray를 이용하여 웨이퍼 표면에 균일하게 용액을 흡착시킨 후 오븐에서 150$^{\circ}C$에서 5분간 건조 후 furnace에 넣어 850$^{\circ}C$에서 시간을 가변 해가며 실험하였다. H3PO4용액의 비율이 1%일 때는 2분 이상 열처리를 하였을 때 60${\Omega}/{\Box}$ 이하로 내려가지 않았다. 이는 최초 표면농도가 낮아 더 이상 확산되지 않음을 의미한다. 또한 H3PO4의 비율이 3% 이상일 때는 열처리 시간이 1분 이하일 때 면저항의 변화가 거의 없었으나 2분 이상일 때는 시간에 따라서 점차 낮아졌으며 균일도 역시 좋아졌다. 이는 H3PO4의 비율이 3% 이상일 때는 표면농도가 높아서 1분 이하의 열처리 시간에서는 확산해 들어가는 양이 거의 같음을 알 수 있었다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2006.06a
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• pp.463-464
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• 2006

광산업 및 디스플레이 산업의 발전에 따라 관련 제품의 핵심 부품 및 소재 개발이 매우 중요하게 대두되고 있다. 전계방출 소자 및 back light가 되는 나노 발광체의 핵심소재중 하나인 CNT paste는 국내외에서 연구가 진행중이다. 본 연구에서는 메탄올속에서 초음파를 이용하여 분산시킨 CNT 분말, 유기 바인더, 용매, glass frit, Ag powder 등을 사용하여 paste를 만들고, TGA(Thermogravimetric Analyzer)와 SEM(Scanning Electron Microscopy) 분석에 의해 제조 공정의 최적화를 실시하였다.

• Journal of the Korean Institute of Telematics and Electronics
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• v.27 no.10
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• pp.89-95
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• 1990

A model for bipolar-CMOS buffer design is presented which offers a guideline for determining device sizes based on speed and capacitive load. Closed-form solutions for area optimization are obtained assuming high level injection and channel velocity limitation. The solutions and circuit simulations show that the areas of BICMOS buffers are optimized by scaling the emitter length and the channel width approximately in proportion with capacitive load.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2011.05a
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• pp.702-705
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• 2011

Poly-Si wafers with resistivity of 1 [${\Omega}$-cm[ and thickness of 50 [${\mu}m$] were used as a starting material. Various efficiency influencing parameters such as rear surface recombination velocity and minority carrier diffusion length in the base region, front surface recombination velocity, junction depth and doping concentration in the Emitter layer, BSF thickness and doping concentration were investigated. Optimized cell parameters were given as rear surface recombination of 1000 [cm/sec], minority carrier diffusion length in the base region 50 [${\mu}m$], front surface recombination velocity 100 [cm/sec], sheet resistivity of emitter layer 100 [${\Omega}/{\Box}$], BSF thickness 0.5 [${\mu}m$], doping concentration $5{\times}10^{19}\;cm^{-3}$. Among the investigated variables, we learn that a diffusion length of base layer acts as a key factor to achieve conversion efficiency higher than 19.8 %. Further details of simulation parameters and their effects to cell characteristics are discussed in this paper.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2008.06a
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• pp.195-196
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• 2008

Doping depth, doping concentration, and resistivity of crystalline silicon solar cell are variables which take important portion in cell's efficiency. To get highly efficient solar cell, PC1D is used to calculate $I_{sc}$, $V_{oc}$, and $P_{max}$. Depth factor, peak doping, and base resistivity was used as variables. As a result, the optimized value of emitter peak doping is $1\times10^{19}cm^{-3}$, depth factor is $1{\mu}m$, and base $\rho$ is $ 0.1\Omega$-cm. Under the optimized condition, the solar cell gets efficiency 19.03(%).

• Journal of the Korea Academia-Industrial cooperation Society
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• v.5 no.4
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• pp.367-370
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• 2004

We fabricated SiGe BiCMOS devices, which are important for ultra high speed RF IC chips, by employing $0.35\mu{m}$ CMOS process. To meet with the requirement of low noise level with linear base leakage current at low VBE region, we try to minimize polysilicon/ silicon interface traps by optimizing capping silicon thickness and EDR(emitter drive-in RTA) temperature. We employed $200\AA$and $300\AA$-thick capping silicon, and varied the EDR process condition at temperature of $900-1000^\circ{C}$, and time of 0-30 sec at a given capping silicon thickness. We investigated current gain behavior at each process condition. We suggest that optimum EDR process condition would be $975^\circ{C}$-30 sec with $300\AA$-thick capping silicon for proposed $0.35\mu{m}$-SiGe HBT devices.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 1999.11a
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• pp.553-556
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• 1999

This paper presents a proper condition to achieve above 19 % conversion efficiency using PC1D simulator. Cast poly-Si wafers with resistivity of 1 $\Omega$-cm and thickness of 250 ${\mu}{\textrm}{m}$ were used as a starting material. Various efficiency influencing parameters such as rear surface recombination velocity and minority carrier diffusion length in the base region, front surface recombination velocity, junction depth and doping concentration in the Emitter layer, BSF thickness and doping concentration were investigated. Optimized cell parameters were given as rear surface recombination of 1000 cm/s, minority carrier diffusion length in the base region 200 ${\mu}{\textrm}{m}$, front surface recombination velocity 100 cnt/s, sheet resistivity of emitter layer 100 $\Omega$/$\square$, BSF thickness 5 ${\mu}{\textrm}{m}$, doping concentration 5$\times$10$^{19}$ cm$^3$ . Among the investigated variables, we learn that a diffusion length of base layer acts as a key factor to achieve conversion efficiency higher than 19 %. Further details of simulation parameters and their effects to cell characteristics are discussed in this paper.