Journal of the Korean Institute of Telematics and Electronics (대한전자공학회논문지)
- Volume 27 Issue 10
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- Pages.89-95
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- 1990
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- 1016-135X(pISSN)
Area-Optimized Design of BICMOS Buffers
BICMOS 버퍼의 면적 최적 설계
- Lee, Heui-Deok (Dept. of Electrical Eng., KAIST) ;
- Han, Chul-Hi (Dept. of Electrical Eng., KAIST)
- Published : 1990.10.01
Abstract
A model for bipolar-CMOS buffer design is presented which offers a guideline for determining device sizes based on speed and capacitive load. Closed-form solutions for area optimization are obtained assuming high level injection and channel velocity limitation. The solutions and circuit simulations show that the areas of BICMOS buffers are optimized by scaling the emitter length and the channel width approximately in proportion with capacitive load.
동작 속도와 용량성 부하에 따른 최적소자크기를 결정할 수 있는 bipolar-CMOS 버퍼 모델을 제안한다. 면적 최적화를 위한 해석적 결과를 바이폴라의 고주입 효과 및 MOS의 챠넬 속도제한영역을 가정하여 구했다. BICMOS 버퍼의 면적은 용량성 부하에 거의 비례하는 에미터 길이와 챠넬 폭을 정함으로써 최적화된다는 것을 보이고, 회로 세뮬레이션 결과와 비교하여 확인하였다.
Keywords