• Journal of IKEEE
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• v.23 no.2
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• pp.454-460
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• 2019

In this paper, a watt-level 2.4-GHz RFCMOS linear power amplifier (PA) with pre-distortion method using variable capacitance with respect to input power is demonstrated. The proposed structure is composed of a power detector and a MOS capacitor to improve the linearity of the PA. The pre-distortion based linearizer is embedded in the two-stage PA to compensate for the gain compression in the amplifier stages, it also improves the output P1dB by approximately 1 dB. The simulation results demonstrate a 1-dB gain compression power of 30.81 dBm at 2.4-GHz, and PAE is 29.24 % at the output P1dB point.

• The Journal of Korean Institute of Electromagnetic Engineering and Science
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• v.21 no.4
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• pp.362-370
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• 2010

In this paper, a compact RF Front-end module for Wireless Fidelity(Wi-Fi) and Worldwide Interoperability for Microwave Access(WiMAX) applications is realized by low temperature co-fired ceramic(LTCC) technology. The RF Front-end module is composed of three LTCC band-pass filters, a Film Bulk Acoustic Resonator(FBAR) filter, fully embedded matching circuits, an SPDT switch for mode selection, an SPDT switch for Tx/Rx selection, and an SP4T switch for band selection. The parasitic elements of 0.2~0.3 pF are generated by the structure of stacking in the top pad pattern for DC block capacitor of SPDT switch for mode selection. These kinds of parasitic elements break the matching characteristic, and thus, the overall electrical performance of the module is degraded. In order to compensate it, we insert a parallel lumped-element inductor on capacitor pad pattern for DC block, so that we obtain the optimized performance of the RF Front-end module. The fabricated RF front-end module has 12 layers including three inner grounds and it occupies less than $6.0mm{\times}6.0mm{\times}0.728mm$.

• The Transactions of the Korean Institute of Electrical Engineers C
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• v.54 no.10
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• pp.438-442
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• 2005

Si nanocrystal (Si NC) memory device has several advantages such as better retention, lower operating voltage, reduced punch-through and consequently a smaller cell area, suppressed leakage current. However, the physical and electrical reasons for this behavior are not completely understood but could be related to interface states of Si NCs. In order to find out this effect, we characterized electrical properties of Si NCs embedded in a SiO$_{2}$ layer by scanning probe microscopy (SPM). The Si NCs were generated by the laser ablation method with compressed Si powder and followed by a sharpening oxidation. In this step Si NCs are capped with a thin oxide layer with the thickness of 1$\~$2 nm for isolation and the size control. The size of 51 NCs is in the range of 10$\~$50 m and the density around 10$^{11}$/cm$^{2}$ It also affects the interface states of Si NCs, resulting in the change of electrical properties. Using a conducting tip, the charge was injected directly into each Si NC, and the image contrast change and dC/dV curve shift due to the trapped charges were monitored. The results were compared with C-V characteristics of the conventional MOS capacitor structure.

• ETRI Journal
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• v.26 no.6
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• pp.583-588
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• 2004

In this paper we investigate the effect of a shield metal line inserted between adjacent bit lines on the refresh time and noise margin in a planar DRAM cell. The DRAM cell consists of an access transistor, which is biased to 2.5V during operation, and an NMOS capacitor having the capacitance of 10fF per unit cell and a cell size of $3.63{\mu}m^2$. We designed a 1Mb DRAM with an open bit-line structure. It appears that the refresh time is increased from 4.5 ms to 12 ms when the shield metal line is inserted. Also, it appears that no failure occurs when $V_{cc}$ is increased from 2.2 V to 3 V during a bump up test, while it fails at 2.8 V without a shield metal line. Raphael simulation reveals that the coupling noise between adjacent bit lines is reduced to 1/24 when a shield metal line is inserted, while total capacitance per bit line is increased only by 10%.

• Journal of Electrical Engineering and Technology
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• v.12 no.1
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• pp.151-160
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• 2017

This paper presents a new technique of reference current generator based on Kalman filter (KF) estimator for three-phase shunt active power filter (APF). The stationary reference frame (d-q algorithm) is used to transform the load currents into DC component. The harmonics of load currents are extracted and the three-phase reference currents are generated using KF estimator. The work is simulated using Matlab/Simulink platform. To validate the simulation results, an experimental test-rig have been perform using real-time control dSPACE DS1104. In addition, hysteresis current control was used to generate the switching signal for the correction of the harmonics in the system. The non-linear load were constructed with three-phase rectifier which connected in series with inductor and parallel with resistor and capacitor. The results shows that the new technique of shunt APF embedded with KF is proven to eliminate the harmonics created by the non-linear load with some improvement on the total harmonics distortion (THD).

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2010.06a
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• pp.311-311
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• 2010

Aerosol deposition method(ADM)은 상온에서 에어로졸화 된 고상의 원료분말을 노즐을 통해 분사시켜 소결과정을 거치지 않고도 상온에서 고밀도 후막을 제조할 수 있는 공정이다. 이러한 Aerosol deposition method의 장점은 상온에서 고밀도 후막을 제조할 수 있고, 다양한 재료의 코팅이 가능하며, 코팅층의 조성 및 화학 양론비의 제어가 용이하다. 본 연구에서는 많은 장점을 가지고 있는 Aerosol deposition method를 이용하여 높은 유전상수, 압전계수, 초전계수를 갖는 $BaTiO_3$ 분말을 원료로 하여 압전소자, 커패시터, 고전압용 유전체 등에 응용이 가능한 유전체 형성에 관한 연구를 진행하였다. 또한 $BaTiO_3$ 같은 강유전체 세라믹을 이용하여 여러 가지 소자를 제조하는 경우 소자의 미세조직에 따라 물성이 영향을 받는 것으로 확인되어져 있다. 이에 본 연구에서는 세라믹 분말보다 상대적으로 탄성이 큰 polymer 분말 중 높은 유전율을 갖고 압전특성이 있는 Polyvinyl difluoride(PVDF)를 선정하여 $BaTiO_3$ 분말에 첨가하여 동시분사법을 사용해 복합체 후막을 성장시켰고, 또한 금속 분말을 첨가하여 동시분사법을 사용해 복합체 후막을 성장시켰다. 성장된 복합체 후막은 유전율과 유전손실 그리고 leakage current, breakdown voltage, 미세구조 분석 등 다양한 분석이 이루어 졌으며, embedded capacitor 유전체 층으로 응용 가능성을 가늠하였고, 상온에서 제조된 유전체 층의 응용을 위한 최적의 공정조건을 제시하고자 한다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2008.11a
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• pp.31-31
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• 2008

고주파 잡음 발생과 고집적화 문제 해결을 위해 고용량 디커플링 캐패시터를 기판에 내장하는 연구가 활발히 진행되고 있다. 본 연구에서는 초고주파 환경에서 고용량 기판 내장형 디커플링 캐패시터로의 응용을 위해 $BaTiO_3$박막을 에어로졸 데포지션 법을 이용하여 12~0.2 ${\mu}m$의 두께로 제조하였고 그 유전특성을 조사하였다. 그결과, 1 MHz에서 permittivity가 70, loss tangent은 3% 이하였으며, capacitance density는 $1{\mu}m$의 두께에서 59 nF/$cm^2$이었다. 하지만, 박막의 두께가 $1{\mu}m$ 이하에서는 XRD를 통해 결정성이 확인 되었음에도 큰 누설전류로 인해 유전특성을 확인할 수 없었다. 이 누설전류의 발생 원인을 조사하기 위해 $BaTiO_3$박막의 표면의 미세구조를 SEM으로 관찰한 결과 여러 결함들이 확인되었으며, 또한 전극 직경의 크기를 1.5 mm에서 0.33 mm로 작게 변화시킴으로서 그 유전특성을 조사하여 박막의 불균일성과 박막화의 가능성을 확인하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.02a
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• pp.388-388
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• 2012

In this letter, We have investigated cell characteristics of the alloy FePt-NDs charge trapping memory capacitors with high-k $Al_2O_3$ dielectrics as a blocking oxide. The capacitance versus voltage (C-V) curves obtained from a representative MOS capacitor embedded with FePt-NDs synthesized by the post deposition annealing (PDA) treatment process exhibit the window of flat-band voltage shift, which indicates the presence of charge storages in the FePt-NDs. It is shown that NDs memory with high-k $Al_2O_3$ as a blocking oxide has performance in large memory window and low leakage current when the diameter of ND is below 2 nm. Moreover, high-k $Al_2O_3$ as a blocking oxide increases the electric field across the tunnel oxide, while reducing the electric field across the blocking layer. From this result, this device can achieve lower P/E voltage and lower leakage current. As a result, a FePt-NDs device with high-k $Al_2O_3$ as a blocking oxide obtained a~7V reduction in the programming voltages with 7.8 V memory.

• Proceedings of the International Microelectronics And Packaging Society Conference
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• 2002.05a
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• pp.142-147
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• 2002

폴리머/세라믹 복합체는 내장형 캐패시터(embedded capacitor)의 유전 재료로 많은 관심을 불러 일으키고 있다. 본 연구는 BaTiO$_3$분말의 크기와 함량이 에폭시/BaTiO$_3$복합체 캐패시터의 유전 상수와 누설전류에 미치는 영향에 대해 살펴보고 이에 대해 고찰하고자 하였다. BaTiO$_3$분말이 67vo1% 함유된 Epoxy/BaTiO$_3$composite 필름의 유전상수는 전반적으로 사용한 BaTiO$_3$분말의 크기가 커짐에 따라 증가하였다. 이것은 입자의 크기가 증가함에 따른 입자의 유전상수의 증가 때문이며 XRD 분석을 통해 입자의 크기가 증가함에 따라 tetragonality가 증가함을 확인하였다. 복합체 필름의 누설전류도 또한 사용한 입자의 크기가 커짐에 따라 증가하였으며 이는 분말의 크기가 증가함에 따라 단위길이 당 입자의 수가 감소하는 것으로, 단위 길이 당 입자의 수가 감소하여 전류의 흐름을 방해하는 입자/폴리머/입자 계면의 수가 감소하기 때문이다. 분말의 함량에 따른 유전상수는 unimodal과 bimodal의 경우 각각 73vo1%와 80vo1%에서 최대 값을 나타냈으며 그 이상에서는 감소하는 것이 관찰되었는데 이는 과량의 분말이 조밀 충전을 깨고 필름의 밀도를 낮추기 때문이었다. 누설전류의 경우 unimodal과 bimodal 각각에 대해 73vo1%와 80vo1%에서 급격한 증가를 관찰 할 수 있었으며 이는 percolation 현상의 발생에 의해 입자와 입자간에 접촉이 이루어져 BaTiO$_3$분말을 따라 전류가 잘 흐를 수 있는 conduction path가 형성 되기 때문이다.

• Proceedings of the KIEE Conference
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• 2005.07c
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• pp.1900-1902
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• 2005

본 연구에서는 scanning probe microscopy(SPM)을 이용하여 국소영역에서 silicon nanocrystal(Si NC)의 전기적 특성을 분석하였다. Si NCs은 압축된 silicon powder를 laser로 분해하는 laser ablation 방식으로 제조되었고, sharpening oxidation 과정을 통하여 Si NC 주변에 oxide shell을 형성시켰다. 이 과정에서 Si NCs은 $10{\sim}50 nm$의 크기와 약 $10^{11}/cm^2$의 밀도로 $SiO_2$층에 증착되었다. SPM의 conducting tip을 통하여 전하는 각각의 Si NC로 주입되게 되고, 이로 인하여 발생하는 SCM image와 dC/dV curve의 변화를 통하여 Si NC에서 전하 거동을 모니터 하였다. 또한 국소영역에서 Si NC의 전기적 특성을 MOS capacitor 구조에서의 C-V 특성과 비교 분석하였다.