• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -1
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• pp.94-97
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• 2002

A VLSI architecture of an Ogg Vorbis decoder is proposed : which is dedicated to portable audio appliances. Referring to the computational cost analysis of the decoding processes, the LSP (Line Spectrum Pair) process, which takes more than 50% of the total processing time, can be regarded as a bottleneck to achieve realtime processing by embedded Processors. Thus in our decoder a specific hardware architecture is devised for the LSP process so as to be integrated into a single chip together with an ARM7TDMI processor. In addition, in order to reduce the total hardware cost, instead of the floating point arithmetic, the fixed point arithmetic is adopted. The LSP module has been implemented with 9,740 gates by using a Virtual Silicon 0.l5$\mu\textrm{m}$ CMOS technology, which operates at 58.8MHz with the total CPU load reduced by 57%. It is also verified that the use of the fixed point arithmetic does not incur any significant sound distortion.

• 대한전기학회논문지:전력기술부문A
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• 제48권12호
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• pp.1575-1579
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• 1999

Embedded processors often accommodate two instruction sets, a standard instruction set and a compressed instruction set. With the compressed instruction set, code size can be reduced while instruction count (and consequently execution time) can be increased. To achieve code size reduction without significant increase of execution time, this paper proposes a new compressed instruction set architecture, called TOE (Two Operations Execution). The proposed instruction set format includes the parallel bit that indicates an instruction can be executed simultaneously with the next instruction. To add the parallel bit, TOE instruction format reduces the destination register field. The reduction of the register field limits the number of registers that are accessible by an instruction. To overcome the limited accessibility of registers, TOE adapts non-homogeneous register partition in which registers are divided into multiple subsets, each of which are accessed by different groups of instructions. With non-homogeneous registers, each instruction can access only a limited number of registers, but an entire program can access all available registers. With efficient non-homogeneous register allocator, all registers can be used in a balanced manner. As a result, the increase of code size due to register spills is negligible. Experimental results show that more than 30% of TOE instructions can be executed in parallel without significant increase of code size when compared to existing Thumb instruction set.

• 한국전자통신학회논문지
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• 제10권5호
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• pp.539-548
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• 2015

본 논문에서는 프로세서별 서로 다른 버스에 서로 다른 운영체제를 갖는 멀티코어 시스템에서 공유 메모리 기능을 구현하고, 임베디드 리눅스 시스템을 통하여 두 프로세서 사이에서 공유 메모리 기능을 실험하였다. 듀얼 버스 구조에서 공유 메모리 구현을 위해 메모리 컨트롤러를 이용하였으며, 리스트 자료구조를 통하여 공유 메모리 세그먼트를 관리한다. AMP 멀티 코어 실험을 위하여 2개의 프로세서 코어에 리눅스 운영체제를 탑재하도록 하였다. 그리고 공유 메모리 테스트를 위하여 구현된 커널 모듈을 이용하여 공유 메모리 생성 및 이용이 가능함을 확인 하였다.

• 한국콘텐츠학회논문지
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• 제8권6호
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• pp.82-88
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• 2008

ARM 프로세서는 다양한 임베디드 시스템에서 활용되고 있다. 또한 대부분의 ARM 프로세서는 C 프로그램을 입력으로 받아 GNU gcc 크로스 컴파일 방식을 사용하여 ARM 어셈블리 코드를 생성한다. 또한 생성된 목적코드의 질을 개선하고 효율적인 목적코드 생성하기 위한 다양한 연구가 진행되고 있다. 본 논문에서는 표준 C 프로그램으로부터 ARM 프로세서에 대한 목적코드를 문법-지시적 변환 기법을 이용하여 생성하며 성능평가 결과를 GNU gcc 크로스 컴파일 방식과 비교하여 제시한다. 본 연구에서 제시한 기법은 생성규칙을 확장하는 방법이 GNU gcc 크로스 컴파일러에 비해 간편하고 편리하다.

• 대한임베디드공학회논문지
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• 제11권6호
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• pp.325-334
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• 2016

Recently, Open Computing Language (OpenCL) has been proposed to provide a framework that supports heterogeneous computing platforms. By using an OpenCL framework, digital communication systems can support various protocols in a unified computing environment to achieve both high portability and high performance. This article introduces a parallel software decoder of Low Density Parity Check (LDPC) codes for China Multimedia Mobile Broadcasting (CMMB) on a heterogeneous platform. Each step of LDPC decoding has different parallelization characteristics. In this paper, steps suitable for task-level parallelization are executed on the CPU, and steps suitable for data-level parallelization are processed by the GPU. To improve the performance of the proposed OpenCL kernels for LDPC decoding operations, explicit thread scheduling, loop-unrolling, and effective data transfer techniques are applied. The proposed LDPC decoder achieves high performance by using heterogeneous multi-core processors on a unified computing framework.

• 전자공학회논문지C
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• 제36C권1호
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• pp.12-21
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• 1999

휴대용 통신장비를 비롯한 각종 전자기기는 고집적화 및 소형화 되고 있으며, 이러한 전자기기는 무수히 많은 원하지 않은 전자파를 발생시키고 있다. 이에 따라 EMI 영향을 최소화 하기 위한 연구가 요구되며, 본 연구에서는 전자기기를 구성하는 각 회로들의 반도체 설계 단계에서의 EMI발생 원인을 분석하여 병렬 버퍼의 출력 구동회로와 decoupling 커페시터를 이용하여 EMI를 최소화하는 회로를 제안한다. 이를 i8052에 적용하여 칩을 제작하고 측정한 결과 delta 전류는 1/3으로 감소하였고 EMI는 10dBuV 이상 개선된 결과를 얻었다.

• 대한전자공학회논문지SD
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• 제38권10호
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• pp.735-745
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• 2001

범용성이란 측면은 프로세서의 설계 과정 중 기능 검증의 중요도를 크게 부각시킨다. 따라서 본 논문은 기존 시뮬레이션 방법과 병행하여 기능 검증의 효율성을 높일 수 있는 효율적인 랜덤 벡터 기능 검증 방법을 제시한다. 본 기능 검증 방법은 내장형 제어 RISC 코어에 적합하며 실제 연세대학교와 삼성전자가 공동 개발한 32비트 프로세서인 CalmRISCTM-32의 코어 기능 검증에 적용하여 효율성을 확인한 바 있다. 본 기능 검증 방법은 클락 기반의 명령어 수준 시뮬레이터를 개발하여 이를 참조 모델로 삼고 랜덤 벡터로 이루어진 워크로드에 대해 HDL 시뮬레이션 결과와 비교함으로써 오류 검출을 수행하며 일반적인 테스트 벡터로써 발견하기 어려운 오류 유형을 보완하는 동시에 설계자에게 새로운 오류 유형의 기준을 제시하는 효과를 지닌다.

• 융합신호처리학회논문지
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• 제8권3호
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• pp.149-155
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• 2007

본 논문에서는 ARM9 프로세서를 위한 실시간 JPEG 2000 코덱을 구현하였다. 구현된 코덱은 프로세서, 메모리와 같은 시스템의 리소스를 효율적으로 사용할 수 있도록 제어 코드와 데이터 관리 코드를 분리하여 설계하였다. 특히 이동전화와 같은 임베디드 환경에서는 제한된 프로세서와 내부메모리를 이용하여 양질의 서비스를 제공하는 것이 매우 중요하다. ARM9계열의 프로세서는 부동소수점을 제공하지 않기 때문에 DWT와 같이 아주 반복적으로 부동소수점 연산을 필요로 하는 동작을 실행하기 위해서는 많은 연산시간이 필요하다. 제안된 코덱은 이러한 단점을 극복하기 위해 고정소수점을 이용하여 프로그램을 하였다. 또한 캐시 메모리를 고려한 코드 최적화 방법을 적용하여 연산속도를 더욱 향상시켰다.

• 제어로봇시스템학회논문지
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• 제11권4호
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• pp.314-321
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• 2005

In this paper an intelligence embedding quadruped pet robot is described. It has 15 degrees of freedom and consists of various sensors such as CMOS image, voice recognition and sound localization, inclinometer, thermistor, real-time clock, tactile touch, PIR and IR to allows owners to interact with pet robot according to human's intention as well as the original features of pet animals. The architecture is flexible and adopts various embedded processors for handling sensors to provide modular structure. The pet robot is also used for additional purpose such like security, gaming visual tracking, and research platform. It is possible to generate various actions and behaviors and to download voice or music files to maintain a close relation of users. With cost-effective sensor, the pet robot is able to find its recharge station and recharge itself when its battery runs low. To facilitate programming of the robot, we support several development environments. Therefore, the developed system is a low-cost programmable entertainment robot platform.

• 대한임베디드공학회논문지
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• 제12권1호
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• pp.1-10
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• 2017

Recently, with the ever-increasing complexity of industrial robot systems, it has been greatly attention to adopt a multi-core based motion controller with high cost-performance ratio. In this paper, we propose a software architecture that aims to utilize the computing power of multi-core processors. The key concept of our architecture is to use shared memory for the interplay between threads running on separate processor cores. And then, we have integrated our proposed architecture with an industrial standard compliant IDE for automatic code generation of motion runtime. For the performance evaluation, we constructed a test-bed consisting of a motion controller with Preempt-RT Linux based dual-core industrial PC and a 3-axis industrial robot platform. The experimental results show that the actuation time difference between axes is 10 ns in average and bounded up to 689 ns under $1000{\mu}s$ control period, which can come up with real-time performance for industrial robot.