NIST에서 표준으로 정의된 P-192, P-224, P-256, P-384 타원곡선 상의 스칼라 곱셈(scalar multiplication) 연산을 지원하는 Scalable 타원곡선 암호(Elliptic Curve Cryptography; ECC) 프로세서의 설계에 대해 기술한다. 투영(projective) 좌표계를 이용하여 하드웨어 자원 소모가 큰 나눗셈 연산을 제거하였으며, GF(p) 상의 덧셈, 뺄셈, 곱셈 등의 유한체 연산을 지원한다. 워드 기반 몽고메리 곱셈기를 이용하여 다양한 크기의 필드(field)에서 고정된 하드웨어 자원을 통하여 곱셈 연산을 수행하도록 하였으며, 필드의 크기에 따라 연산 사이클이 증가하거나 감소한다. 설계된 Scalable ECC 프로세서는 Verilog HDL로 모델링 되었으며, Modelsim을 이용한 기능검증을 하였다. Xilinx Virtex5 FPGA 디바이스 합성결과 5,376-비트 RAM과 970 슬라이스로 구현되었으며, 최대 55 MHz의 동작 주파수를 갖는다.
This paper describes some field multiplication algorithm over GF($2^m$) on 8-bit processor. Through performance comparisons among algorithm, we show that our proposal is faster than existing algorithms. The proposed algorithm save 26.38% of running time compared with naive comb multiplication algorithm which is a kind of lookup-table (LUT) based algorithm. With the proposed algorithm, a scalar multiplication over GF($2^{163}$) can be computed within 1.04 secs on 8-bit MICAz sensor mote.
본 논문에서는 하드웨어 상에 구현된 암호 프리미티브의 안전성을 위협할 수 있는 부채널 공격의 하나인 단순 전력 분석 (Simple Power Analysis)에 대응하는 알고리즘을 제안하고 이를 하드웨어로 구현하고자 한다. 제시하는 알고리즘은 기존에 알려진 대응 알고리즘보다 스칼라 곱셈 방법이 보다 효율적인 장점이 있다. 기존의 대응 알고리즘은 연산의 종속성 때문에 하드웨어의 장점인 병렬 처리 기법을 효율적으로 적용하기 어려운 단점이 존재한다. 이러한 단점을 보완코자 본 논문에서 제시하는 알고리즘은 동작 성능의 저하를 최소화하기 위해 역원 계산 시간 동안 곱셈 및 제곱 연산을 수행할 수 있도록 구성하였다. 또한 하드웨어 기술 언어인 VHDL(VHSIC Hardware Description Language)로 제안 알고리즘을 구현하여 성능 검증을 수행하였으며 이의 활용을 모색하였다. 하드웨어 합성은 Syplify pro7.0을 사용하였으며, 타겟 칩 Xillinx VirtexE XCV2000EFG1156을 대상으로 하였을 때 전체 등가 게이트는 60,608게이트, 최대 동작 주파수는 약 30Mhz로 산출되었다. 본 논문에서 제시한 스칼라 곱셈기는 전자 서명(Digital Signature), 암호화(Encryption) 및 복호화(Decryption), 키 교환(Key Exchange)등의 핵심 연산으로 사용될 수 있을 것으로 보이며, 자원 제약이 심한 Embedded-Micom 환경에 적용하였을 경우, 단순 전력 분석에 안전하면서 효율적인 연산 기능을 제공할 수 있을 것으로 보인다.
본 논문에서는 Montgomery ladder 방법을 확장한 효율적인 스칼라 곱셈 알고리즘을 제안한다. 제안하는 방법은 효율성을 높이기 위하여 스칼라를 ternary 또는 quaternary로 표현하고 아핀좌표계에서 Montgomery ladder 방법과 같이 x 좌표만을 이용하여 연산 가능하도록 하는 새로운 연산식을 적용한다. 그리고 단순전력분석에 안전하도록 Side-channel atomicity를 적용하였다. 또한 Montgomery trick을 사용하여 연산속도를 높였다. 재안하는 방법은 기존에 효율적으로 알려진 window method. comb method에 비해서 연산속도가 26% 이상 향상된다. 또한 이 방법들보다 저장공간을 적게 사용하는 장점도 가지고 있다.
NIST FIPS 186-2에 정의된 GF(p) 상의 5 가지 체 크기 (192, 224, 256, 384, 521 비트)와 8 가지의 산술연산 동작모드 (ECPSM, ECPA, ECPD, MA, MS, MM, MI, MD)를 지원하는 고성능 타원곡선 암호 프로세서 HP-ECCP를 설계하였다. HP-ECCP가 부채널 공격에 내성을 갖도록 만들기 위해, 타원곡선 점 스칼라 곱셈에 사용되는 개인키의 해밍웨이트에 무관하게 점 덧셈과 점 두배 연산이 균일하게 수행되는 수정된 left-to-right 이진 알고리듬을 적용하여 설계했다. 또한, 타원곡선 점 연산에 핵심이 되는 모듈러 곱셈 연산의 고성능 하드웨어 구현을 위해 Karatsuba-Ofman 곱셈 알고리듬, Lazy 축약 알고리듬, Nikhilam 나눗셈 알고리듬을 적용하여 설계했다. HP-ECCP를 180 nm CMOS 표준 셀 라이브러리로 합성한 결과 67 MHz의 동작 주파수에서 620,846 등가 게이트로 구현되었으며, 체 크기 256 비트의 ECPSM이 초당 2,200회 계산될 수 있는 것으로 평가되었다.
겹선형 페어링(bilinear pairing)을 기반으로 하는 암호 프로토콜들은 이산 대수 문제를 기반으로 하는 전통적인 타원 곡선 암호시스템을 대신하여 여러 방면에의 응용성을 제공한다. 겹선형 페어링의 빠른 계산을 위하여 최근 활발한 연구가 진행 중이지만, 여전히 ECC 상수배 연산에 비해서 페어링 연산에 사용되는 계산 비용은 상당히 크다고 여겨진다. 그러나 이진 유한체상의 페어링 계산 연구는 최근 많은 발전이 이루어졌다. 본 논문에서는 이진 유한체상에서의 BLS 서명스킴과 ECDSA 서명 스킴의 복잡도를 비교한다. 공정한 비교를 위하여 1024-bit RSA와 같은 레벨의 보안성을 가지는 160-bit ECDSA와 250-bit BLS를 선택하였다. 분석결과 BLS 스킴은 ECDSA에 비해 하드웨어 복잡도 및 계산 지연시간의 측면에서 많은 차이가 나지 않음을 설명해준다.
타원 곡선 암호 시스템의 주요 연산이 스칼라 곱셈 알고리즘은 부채널 분석에 취약함이 보고되어 왔다. 특히 알고리즘이 수행되는 동안 소비되는 전력 패턴 및 방출되는 전자파 패턴을 활용하는 부채널 분석에 취약하다. 이에 다양한 대응 기법이 연구되어 왔으나 데이터 종속 분기 유형, 중간 값에 따른 통계 특성 또는 데이터 간의 상호 관계 기반 공격에 대한 대응 기법 등 주 연산에 대한 대응 기법만 연구되어 왔을 뿐 비밀 키 비트 확인 단계에 대한 대응 기법은 연구되지 않았다. 이에 본 논문에서는 하드웨어로 구현된 이진 스칼라 곱셈 알고리즘에 대한 단일 파형 비밀 키 비트 종속 공격을 수행하여 전력 및 전자 파형을 이용하여 100% 성공률로 비밀 스칼라 비트를 찾을 수 있음을 보인다. 실험은 차분 전력 분석 대응 기법이 적용된 $Montgomery-L{\acute{o}}pez-Dahab$ ladder 스칼라 곱셈 알고리즘[13]을 대상으로 한다. 정교한 사전 전처리가 필요하지 않고 단일 파형만으로도 공격이 가능한 강력한 공격으로 기존 대응 기법을 무력화 시킬 수 있다. 따라서 이에 대한 대응 기법을 제시하고 이를 적용해야 함을 시사한다.
Journal of information and communication convergence engineering
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제15권3호
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pp.160-164
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2017
Public key cryptography (PKC) is the basic building block for the cryptography applications such as encryption, key distribution, and digital signature scheme. Among many PKC, elliptic curve cryptography (ECC) is the most widely used in IT systems. Recently, very efficient Montgomery-Twisted-Edward (MoTE)-ECC was suggested, which supports low complexity for the finite field arithmetic, group operation, and scalar multiplication. However, we cannot directly adopt the MoTE-ECC to new PKC systems since the cryptography is not fully evaluated in terms of performance on the Internet of Things (IoT) platforms, which only supports very limited computation power, energy, and storage. In this paper, we fully evaluate the MoTE-ECC implementations on the representative IoT devices (16-bit MSP processors). The implementation is highly optimized for the target platform and compared in three different factors (ROM, RAM, and execution time). The work provides good reference results for a gradual transition from legacy ECC to MoTE-ECC on emerging IoT platforms.
As a countermeasure to simple power attack, the unified point addition codes for the elliptic curve cryptosystem were introduced. However, some authors proposed a different kind of power attacks to the codes. This power attack uses the observation that some internal operations in the codes behave differently for addition and doubling. In this paper, we propose a new countermeasure against such an attack. The basic idea of the new countermeasure is that, if one of the input points of the codes is transformed to an equivalent point over the underlying finite field, then the code will behave in the same manner for addition and doubling. The new countermeasure is highly efficient in that it only requires 27(n-1)/3 extra ordinary integer subtractions (in average) for the whole n-bit scalar multiplication. The timing analysis of the proposed countermeasure is also presented to confirm its SPA resistance.
투영(projective) 좌표계를 이용한 스칼라 곱셈(scalar multiplication) 연산을 지원하는 224-비트 타원곡선 암호(Elliptic Curve Cryptography; ECC) 프로세서의 설계에 대해 기술한다. 소수체 GF(p)상의 덧셈, 뺄셈, 곱셈 등의 유한체 연산을 지원하며, 연산량과 하드웨어 자원소모가 큰 나눗셈 연산을 제거함으로써 하드웨어 복잡도를 감소시켰다. 수정된 Montgomery ladder 알고리듬을 이용하여 스칼라 곱셈 연산을 제어하였으며, 단순 전력분석에 보다 안전하다. 스칼라 곱셈 연산은 최대 2,615,201 클록 사이클이 소요된다. 설계된 ECC-P224 프로세서는 Xilinx ISim을 이용한 기능검증을 하였다. Xilinx Virtex5 FPGA 디바이스 합성결과 7,078 슬라이스로 구현되었으며, 최대 79 MHz에서 동작하였다.
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[게시일 2004년 10월 1일]
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