• 융합신호처리학회논문지
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• 제8권4호
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• pp.237-243
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• 2007

본 논문은 모바일 카메라 화질 개선을 위한 실시간 불량 화소(Dead pixel) 검출 및 보정 시스템에 대해 제안하고 있다. 영상 입력장치인 CIS(CMOS Image Sensor)는 소형화, 저전력, 비용절감의 효과로 각광받고 있다. 하지만 이미지 센서와 결합된 불량 화소 보정 장치에 관한 기존 방법에 있어서, 연속된 불량 화소들을 검출하지 못 하거나, 정상화소임에도 불구하고 불량 화소로 분류하여 영상이 훼손되는 경우가 발생한다. 제안된 알고리즘은 불량 화소를 핫 픽셀(Hot pixel)과 콜드 픽셀(Cold pixel)로 분류하여, 라인 검출방법과 $5{\times}5$ 창 검출 방법을 순차적으로 처리하여, 불량화소의 특성에 따라 검출 및 보정하는 방법을 제안한다. 라인 검출 알고리즘은 수평 저주파 영역의 불량화소를 검출한다. 그리고 $5{\times}5$창 검출 알고리즘은 수직, 대각 저주파 영역과 고주파 영역에 대한 불량 화소를 검출한다. 제안된 알고리즘은 시뮬레이션 결과, 99%의 높은 검출율을 보여주고 있다. 그리고 Verilog-HDL를 사용하여 구현하였고 Synopsys의 Design Analyzer와 TSMC 0.25um ASIC library로 합성하였으며, 총 Gate counts는 23K로 낮은 하드웨어 복잡도를 가진다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 1993년도 Fifth International Fuzzy Systems Association World Congress 93
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• pp.975-976
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• 1993

This talk presents the overview of the author's research and development activities on fuzzy inference hardware. We involved it with two distinct approaches. The first approach is to use application specific integrated circuits (ASIC) technology. The fuzzy inference method is directly implemented in silicon. The second approach, which is in its preliminary stage, is to use more conventional microprocessor architecture. Here, we use a quantitative technique used by designer of reduced instruction set computer (RISC) to modify an architecture of a microprocessor. In the ASIC approach, we implemented the most widely used fuzzy inference mechanism directly on silicon. The mechanism is beaded on a max-min compositional rule of inference, and Mandami's method of fuzzy implication. The two VLSI fuzzy inference chips are designed, fabricated, and fully tested. Both used a full-custom CMOS technology. The second and more claborate chip was designed at the University of North Carolina(U C) in cooperation with MCNC. Both VLSI chips had muliple datapaths for rule digital fuzzy inference chips had multiple datapaths for rule evaluation, and they executed multiple fuzzy if-then rules in parallel. The AT & T chip is the first digital fuzzy inference chip in the world. It ran with a 20 MHz clock cycle and achieved an approximately 80.000 Fuzzy Logical inferences Per Second (FLIPS). It stored and executed 16 fuzzy if-then rules. Since it was designed as a proof of concept prototype chip, it had minimal amount of peripheral logic for system integration. UNC/MCNC chip consists of 688,131 transistors of which 476,160 are used for RAM memory. It ran with a 10 MHz clock cycle. The chip has a 3-staged pipeline and initiates a computation of new inference every 64 cycle. This chip achieved an approximately 160,000 FLIPS. The new architecture have the following important improvements from the AT & T chip: Programmable rule set memory (RAM). On-chip fuzzification operation by a table lookup method. On-chip defuzzification operation by a centroid method. Reconfigurable architecture for processing two rule formats. RAM/datapath redundancy for higher yield It can store and execute 51 if-then rule of the following format: IF A and B and C and D Then Do E, and Then Do F. With this format, the chip takes four inputs and produces two outputs. By software reconfiguration, it can store and execute 102 if-then rules of the following simpler format using the same datapath: IF A and B Then Do E. With this format the chip takes two inputs and produces one outputs. We have built two VME-bus board systems based on this chip for Oak Ridge National Laboratory (ORNL). The board is now installed in a robot at ORNL. Researchers uses this board for experiment in autonomous robot navigation. The Fuzzy Logic system board places the Fuzzy chip into a VMEbus environment. High level C language functions hide the operational details of the board from the applications programme . The programmer treats rule memories and fuzzification function memories as local structures passed as parameters to the C functions. ASIC fuzzy inference hardware is extremely fast, but they are limited in generality. Many aspects of the design are limited or fixed. We have proposed to designing a are limited or fixed. We have proposed to designing a fuzzy information processor as an application specific processor using a quantitative approach. The quantitative approach was developed by RISC designers. In effect, we are interested in evaluating the effectiveness of a specialized RISC processor for fuzzy information processing. As the first step, we measured the possible speed-up of a fuzzy inference program based on if-then rules by an introduction of specialized instructions, i.e., min and max instructions. The minimum and maximum operations are heavily used in fuzzy logic applications as fuzzy intersection and union. We performed measurements using a MIPS R3000 as a base micropro essor. The initial result is encouraging. We can achieve as high as a 2.5 increase in inference speed if the R3000 had min and max instructions. Also, they are useful for speeding up other fuzzy operations such as bounded product and bounded sum. The embedded processor's main task is to control some device or process. It usually runs a single or a embedded processer to create an embedded processor for fuzzy control is very effective. Table I shows the measured speed of the inference by a MIPS R3000 microprocessor, a fictitious MIPS R3000 microprocessor with min and max instructions, and a UNC/MCNC ASIC fuzzy inference chip. The software that used on microprocessors is a simulator of the ASIC chip. The first row is the computation time in seconds of 6000 inferences using 51 rules where each fuzzy set is represented by an array of 64 elements. The second row is the time required to perform a single inference. The last row is the fuzzy logical inferences per second (FLIPS) measured for ach device. There is a large gap in run time between the ASIC and software approaches even if we resort to a specialized fuzzy microprocessor. As for design time and cost, these two approaches represent two extremes. An ASIC approach is extremely expensive. It is, therefore, an important research topic to design a specialized computing architecture for fuzzy applications that falls between these two extremes both in run time and design time/cost. TABLEI INFERENCE TIME BY 51 RULES {{{{Time }}{{MIPS R3000 }}{{ASIC }}{{Regular }}{{With min/mix }}{{6000 inference 1 inference FLIPS }}{{125s 20.8ms 48 }}{{49s 8.2ms 122 }}{{0.0038s 6.4㎲ 156,250 }} }}

• 한국HCI학회:학술대회논문집
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• 한국HCI학회 2009년도 학술대회
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• pp.749-755
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• 2009

Brain-Computer Interface(이하 BCI)는 뇌파를 활용하여 인간의 의지로 컴퓨터를 제어하는 수단이나 행위이다. 뇌파 인터페이스 관련 하드웨어 제작 기술이 발전함에 따라 고가이면서 대형이었던 뇌파 측정 장비가 최근에는 소형화 되고 개인이 구매 가능한 가격대로 출시되면서 앞으로 다양한 멀티미디어 분야에서 응용이 될 것으로 예상된다. 이 논문은 뇌파 인터페이스 장치를 게임의 새로운 장치로 활용이 가능한지에 대해 게임 디자인적 관점에서 접근한다. 먼저 논문에서는 뇌파 인터페이스 장치를 적극적으로 활용할 수 있는 게임 플레이 요소를 제안하고, 이를 기반으로 하는 게임의 시제품을 제작한다. 다음으로 기존의 키보드, 마우스를 입력 장치로 사용하는 게임과의 비교 체험을 통해 뇌파 인터페이스 장치의 활용이 직관적이고 효율적인 게임 플레이를 제공하는지에 대해 통계적인 분석을 통해 검증한다. 본 논문의 결과는 BCI 기반 게임 제작을 위한 효과적인 게임 디자인 가이드라인이 될 것으로 판단된다.

• 한국산학기술학회논문지
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• 제9권5호
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• pp.1139-1144
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• 2008

본 논문에서는 가상 플랫폼을 이용하여 빠르고 효과적으로 시스템을 검증하기 위한 추상레벨의 자동생성에 대하여 제안한다. 추상레벨 가상 플랫폼은 효과적인 검증 방법이긴 하지만 시스템이 변경될 때마다 가상 플랫폼을 재생성하고 추가적인 설계/검증을 요구되며 이 작업은 매우 많은 시간을 요구한다. 이러한 문제점을 해결하기 위하여 본 논문에서는 CPU, 메모리, UART 등을 기본적인 요소로 구성하여 추상레벨의 라이브러리로 생성하였다. 이 라이브러리를 이용하여 가상 플랫폼을 자동 생성하는 툴을 개발하였다. 이 툴은 임베디드 RTOS를 구성하는 가상 플랫폼을 자동 생성하며 HW/SW 간의 통신을 위한 메모리 맵과 디바이스 드라이버 등도 생성한다. 제안한 방법은 JPEG과 H.264에 성공적으로 적용하였으며 기존의 수동 작업에 비하여 매우 빠르게 가상 플랫폼을 자동 생성할 수 있었다.

• Asian-Australasian Journal of Animal Sciences
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• 제13권5호
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• pp.681-685
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• 2000

A computer software was developed in our laboratory to automatically control the pigs environment by the image analysis system (IAS), which monitors and analyzes the pig's behavior and feeds the results back to the computer hardware. Three feeding trials were conducted with growing pigs ($L{\times}Y$) to test the effectiveness of the IAS under various seasons. In all three trials, the open-sided conventional pens with half-slatted floor were used as controls; for the IAS treatment, fully-slatted floors were used in the windowless pens. Experiment 1 was conducted in the winter for 30 d with 24 growing pigs. There were two treatments (Conventional vs. IAS), and three pens (replicates) per treatment. During the growing period, the feed efficiency was significantly (p<0.05) improved by the IAS. In addition, the pigs reared under the IAS during the growing period displayed better growth rate during the finishing period than did the pigs reared under the conventional conditions. Experiment 2 was conducted in the summer for 30 d with 24 growing pigs. The experimental design was the same as Experiment 1. During the finishing period, all the pigs were kept in conventional open-sided pens until their market weights to evaluate their carcass characteristics. During the growing period, the growth rate and feed efficiency of the pigs in the IAS was better than those of the control pigs. In addition, various carcass characteristics were significantly improved by the IAS rearing during the growing period. Experiment 3 was conducted with 30 growing pigs for 30 d in the spring. The experimental design was the same as Experiment 1. No difference was found in growing performance between the control and IAS pigs. It could be concluded that the IAS is effective in providing optimum conditions for the growing pigs in summer and winter seasons. In addition, providing an optimum environment during the growing period results in improved growth rate, feed efficiency, and carcass qualities for the finishing pigs.

• 항공우주기술
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• 제11권1호
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• pp.49-56
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• 2012

위성의 기본적인 상태를 모니터링하며 자세 제어 및 위성 고유의 임무를 수행하는 위성비행소프트웨어는 운용 환경 및 그 특수성으로 인하여 매우 높은 수준의 신뢰성이 요구된다. 이를 위하여 개발 과정에서 다양한 활동이 이루어지게 된다. 실제 하드웨어 또는 하드웨어를 모사하는 시뮬레이터를 통해 위성비행소프트웨어를 동작시키고 지상 명령의 전송, Telemetry의 수신을 통한 검증의 경우, 매우 다양한 지원환경이 요구된다. 위성비행소프트웨어팀에서는 이러한 검증 활동을 보다 효과적으로 수행하고 이를 통해 소프트웨어의 신뢰성을 향상하고, 다양한 위성 개발에 공통으로 사용될 수 있는 위성 비행 소프트웨어 통합 검증 시스템을 구축하고 있다. 본 논문에서는 위성비행소프트웨어의 효과적인 검증을 위한 통합 검증 시스템의 설계 및 구축 방안에 대하여 소개한다.

• 한국게임학회 논문지
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• 제9권6호
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• pp.31-44
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• 2009

Brain-Computer Interface(이하 BCI)는 뇌파를 활용하여 인간의 의지로 컴퓨터를 제어하는 수단이나 행위이다. 뇌파 인터페이스 관련 하드웨어 제작 기술이 발전함에 따라 고가이면서 대형이었던 뇌파 측정 장비가 최근에는 소형화 되고 개인이 구매 가능한 가격대로 출시되면서 앞으로 다양한 멀티미디어 분야에서 응용이 될 것으로 예상된다. 이 논문은 뇌파 인터페이스 장치를 게임의 새로운 장치로 활용이 가능한지에 대해 게임 디자인적 관점에서 접근한다. 먼저 논문에서는 뇌파 인터페이스 장치를 적극적으로 활용할 수 있는 게임 플레이 요소를 제안하고 체계화하며, 이를 기반으로 하는 게임의 시제품을 제작하였다. 다음으로 기존의 키보드, 마우스를 입력 장치로 사용하는 게임과의 비교 체험을 통해 뇌파 인터페이스 장치의 활용이 직관적이고 효율적인 게임 플레이를 제공하는지에 대해 통계적인 분석을 하였으며, 실제로 직관성과 흥미로움을 제공한다는 사실이 검증되었다. 본 논문의 결과는 BCI 기반 게임 제작을 위한 효과적인 게임 디자인 가이드라인이 될 것으로 판단된다.

• 융합신호처리학회논문지
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• 제12권4호
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• pp.286-290
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• 2011

유비쿼터스 시대의 핵심 기술인 위치기반기술은 GNSS(Global Navigation Satellite System)를 활용한 기술이다. GNSS는 미국의 GPS, 유럽의 Galileo, 일본의 QZSS, 중국의 Compass, 인도 IRNSS 등을 일컬으며, 국내에서도 다각도의 연구가 계속되고 있다. 이러한 위성항법시스템은 우주 상공에 설치가 되고 나면 위성을 다시 내릴 수 없기 때문에 기능에 대한 수정 및 검증 등의 관리적 측면에서 어려움이 있다. 이에 위성을 올리기 전에 정확하고 구체적인 성능 검증 및 동작 검증 등이 반드시 필요하다. 이를 위해 하드웨어 테스트베드가 구축되기도 하지만 소프트웨어로 성능 및 동작에 대한 시뮬레이션이 수행된다면 비용 및 유연성 부분에서 더 많은 장점을 가질 수 있다. 이런 시뮬레이터들의 가장 핵심은 이론적 위성 신호의 전달과정에 신호가 지상의 수신기에 도달하는 동안 다양한 오류 요소들을 적용해야 하는 것이다. 이에 본 논문에서는 여러 위성군을 대상으로 위성으로부터 지상의 수신기까지 위성 선호가 전파되면서 적용될 수 있는 다양한 오류 요소들을 모델링하여 적용한 결과를 윈도우 기반의 시뮬레이터 설계와 구현 결과로 제시한다.

• 한국컴퓨터정보학회논문지
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• 제10권4호
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• pp.355-364
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• 2005

휴대폰과 같은 이동 단말기의 등장으로 무선 인터넷을 통한 정보 통신이 빠르게 증가되고 있는 추세이다. 그러나 각 통신사별 마크업 언어는 표준화가 완료되지 않았으며 이동통신 단말기의 계속적인 발달로 인하여 각 이동통신 단말기 플랫폼 별로 다른 데이터 포맷을 지원하여 모든 이동통신 단말기에서 서비스 가능하게 하기 위해서는 모든 종류의 마크업 언어와 모든 이동 단말기 별로 별도의 컨텐츠를 제작해야 하는 어려움이 있다. 기존엔 단말기별로 컨테츠를 제작하였지만 이동 단말기에 최적인 컨텐츠를 서비스하기엔 단말기의 특성 및 종류가 너무 다양하기 때문에 데이터의 재사용의 필요가 증가되었다. 본 논문에서는 이동 단말기에 서비스를 할 컨텐츠를 기술한 공통 데이터인 Template 파일을 정의하였다. 그리고 ASP 컴포넌트인 Call Manager와 XSL Generator 컴포넌트의 설계 및 구현을 통해 효과적인 무선 인터넷 서비스를 할 수 있는 방법을 제안한다. 이동 단말기가 무선 인터넷 서비스를 요청하는 시점에 Call Manager 컴포넌트를 통해 단말기가 지원하는 마크업 언어 및 단말기의 하드웨어 사양을 알아내고 Template 파일을 기반으로 XSL Generator 컴포넌트가 단말기에 최적인 XSL 스타일 시트 파일을 동적 생성하고 XSLT 엔진을 통해 각 단말기에 컨텐츠를 서비스한다.

• Journal of Communications and Networks
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• 제13권5호
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• pp.481-493
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• 2011

Multiple-input multiple-output (MIMO) technology provides high data rate and enhanced quality of service for wireless communications. Since the benefits from MIMO result in a heavy computational load in detectors, the design of low-complexity suboptimum receivers is currently an active area of research. Lattice-reduction-aided detection (LRAD) has been shown to be an effective low-complexity method with near-maximum-likelihood performance. In this paper, we advocate the use of systolic array architectures for MIMO receivers, and in particular we exhibit one of them based on LRAD. The "Lenstra-Lenstra-Lov$\acute{a}$sz (LLL) lattice reduction algorithm" and the ensuing linear detections or successive spatial-interference cancellations can be located in the same array, which is considerably hardware-efficient. Since the conventional form of the LLL algorithm is not immediately suitable for parallel processing, two modified LLL algorithms are considered here for the systolic array. LLL algorithm with full-size reduction-LLL is one of the versions more suitable for parallel processing. Another variant is the all-swap lattice-reduction (ASLR) algorithm for complex-valued lattices, which processes all lattice basis vectors simultaneously within one iteration. Our novel systolic array can operate both algorithms with different external logic controls. In order to simplify the systolic array design, we replace the Lov$\acute{a}$sz condition in the definition of LLL-reduced lattice with the looser Siegel condition. Simulation results show that for LR-aided linear detections, the bit-error-rate performance is still maintained with this relaxation. Comparisons between the two algorithms in terms of bit-error-rate performance, and average field-programmable gate array processing time in the systolic array are made, which shows that ASLR is a better choice for a systolic architecture, especially for systems with a large number of antennas.