• 한국통신학회논문지
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• 제35권2C호
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• pp.148-154
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• 2010

본 연구에서는 무선 랜 표준안인 802.11n에서 채널 부호화 알고리즘으로 채택된 LDPC부호의 복호 알고리즘의 저복잡도에 대해 연구를 하였다. 샤논의 한계에 근접하기 위해서는 큰 블록 사이즈의 LDPC 부호어 길이와 많은 반복횟수를 요구한다. 이는 많은 계산량을 요구하며, 그리고 이에 따른 전력 소비량(power consumption)을 야기시키므로 본 논문에서는 세 가지 형태의 저복잡도 LDPC 복호 알고리즘을 제시한다. 첫째로 큰 블록 사이즈와 많은 반복 횟수는 많은 계산량과 전력 소모량을 요구하므로 성능 손실 없이 반복횟수를 줄일 수 있는 부분 병렬 방법을 이용한 복호 알고리즘, 둘째로 early stop 알고리즘에 대해 연구 하였고, 셋째로 비트 노드 계산과 체크 노드 계산 시 일정한 신뢰도 값보다 크면 다음 반복 시 계산을 하지 않는 early detection 알고리즘에 대해 연구 하였다.

• 한국정보통신학회논문지
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• 제14권12호
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• pp.2783-2790
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• 2010

본 연구에서는 무선 랜 표준안인 802.11n에서 채널 부호화 알고리즘으로 채택된 LDPC부호의 복호 알고리즘의 저복잡도에 대해 연구를 하였다. 샤논의 한계에 근접하기 위해서는 큰 블록 사이즈의 LDPC 부호어 길이와 많은 반복횟수를 요구한다. 이는 많은 계산량을 요구하며, 그리고 이에 따른 전력 소비량(power consumption)을 야기 시키므로 본 논문에서는 세 가지 형태의 저복잡도 LDPC 복호 알고리즘을 제시한다. 첫째로 큰 블록 사이즈와 많은 반복 횟수는 많은 계산량과 전력 소모량을 요구하므로 성능 손실 없이 반복횟수를 줄일 수 있는 부분 병렬 방법을 이용한 복호 알고리즘, 둘째로 early stop 알고리즘에 대해 연구 하였고, 셋째로 비트 노드 계산과 체크 노드 계산 시 일정한 신뢰도 값보다 크면 다음 반복 시 계산을 하지 않는 early detection 알고리즘에 대해 연구 하였다. 위 세가지 알고리즘을 적용하여 FPGA 칩에 구현한 결과 N=648, R=1/2일 때, 복호 속도는 알고리즘을 적용하지 않았을 때 보다 거의 두배에 가까운 110Mbps이고, 약 45%의 디바이스 사용량이 감소하였다.

• 한국정보기술학회 영문논문지
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• 제8권2호
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• pp.119-127
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• 2018

Training a very large deep neural network can be painfully slow and prone to overfitting. Many researches have done for overcoming the problem. In this paper, a combination of early stopping and ADAM based deep neural network was presented. This form of deep network is useful for handling the big data because it automatically stop the training before overfitting occurs. Also generalization ability is better than pure deep neural network model.

• 대한토목학회논문집
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• 제40권1호
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• pp.59-67
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• 2020

본 연구는 딥러닝 기술을 적용한 스마트교차로의 부산 해운대로 BRT 구간 버스정류장 유형을 대상으로 교통신호 프로그램인 LISA를 통해 네트워크 구축 및 알고리즘 설계 효과분석을 통해 버스정류장 유형별로 적합한 알고리즘을 제시하였다. 교차로 통과 전 정류장은 Phase insert 기법, 교차로 통과 후 정류장은 Early green 기법, 미드블럭형 정류장은 Extend green 기법이 가장 효과적인 것으로 분석되었고, 버스 및 일반차량과 보행자 현시로 구성하였기 때문에 Extend green 기법으로만 분석하였다. 교차로 통과 전 정류장은 교차로의 전체 통행시간은 57.8초, 지체시간은 33.2초, BRT 상·하행 평균 통행시간 85.3초, 지체시간 31.1초, 통과대수는 28대로 분석되었고, 교차로 통과 후 정류장은 교차로의 전체 통행시간은 58.2초, 지체시간은 31.8초 BRT 상·하행 평균 통행시간 102.2초, 지체시간 42.5초, 통과대수 26대로 분석되었다. 미드블럭형 정류장은 교차로의 전체 통행시간은 42.5초, 지체시간은 11.2초, BRT 상·하행 평균 통행시간 74.2초, 지체시간 17.0초, 통과대수 28대로 분석되었다. 분석결과를 토대로 버스우선 신호시범도입, 보행자 시거확보를 위한 계단식정지선, 속도감속을 위한 고원식횡단보도, 딥러닝 기술을 활용한 무단횡단금지 경고 벨 및 VMS 설치 등으로 BRT 구간에서의 교통사고 감소 효과가 기대되며, 이를 확대 도입할 필요가 있다.

• 한국전자파학회논문지
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• 제16권10호
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• pp.965-972
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• 2005

본 연구에서는 DTV, HDTV 서비스를 동시에 제공하는 차세대 위성 방송시스템의 표준안인 DVB-S2에서 채널 부호화 알고리즘으로 채택한 LDPC 부호의 복호 알고리즘에 대해 연구를 하였다. 샤논의 한계에 근접하기 위해서는 큰 블록 사이즈의 LDPC 부호어 길이와 많은 반복 횟수를 요구한다. 이는 많은 계산량을 요구하며, 그리고 이에 따른 전력 소비량(power consumption)을 야기시키므로 본 논문에서는 세 가지 형태의 low complexity LDPC 복호 알고리즘을 제시한다. 첫째로 큰 블록 사이즈와 많은 반복 회수는 많은 계산량과 power 소모량을 요구하므로 성능 손실 없이 반복 횟수를 줄일 수 있는 SUBSET 방법을 이용한 복호 알고리즘, 둘째로 early stop 알고리즘에 대해 연구하였고, 셋째로 비트 노드 계산과 체크 노드 계산시 일정한 신뢰도 값보다 크면 다음 반복시 계산을 하지 않는 early detection 알고리즘에 대해 연구하였다.

• 한국통신학회논문지
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• 제30권6C호
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• pp.450-456
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• 2005

In this paper, we propose a high-speed turbo decoding algorithm and present results of its implementation. The latency caused by (de)interleaving and iterative decoding in conventional MAP turbo decoder can be dramatically reduced with the proposed scheme. The main cause of the time reduction is to use radix-4, center to top, and parallel decoding algorithm. The reduced latency makes it possible to use turbo decoder as a FEC scheme in the real-time wireless communication services. However the proposed scheme costs slight degradation in BER performance because the effective interleaver size in radix-4 is reduced to an half of that in conventional method. To ensure the time reduction, we implemented the proposed scheme on a FPGA chip and compared with conventional one in terms of decoding speed. The decoding speed of the proposed scheme is faster than conventional one at least by 5 times for a single iteration of turbo decoding.

• ETRI Journal
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• 제27권5호
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• pp.525-532
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• 2005

In this paper, we propose and present implementation results of a high-speed turbo decoding algorithm. The latency caused by (de)interleaving and iterative decoding in a conventional maximum a posteriori turbo decoder can be dramatically reduced with the proposed design. The source of the latency reduction is from the combination of the radix-4, center to top, parallel decoding, and early-stop algorithms. This reduced latency enables the use of the turbo decoder as a forward error correction scheme in real-time wireless communication services. The proposed scheme results in a slight degradation in bit error rate performance for large block sizes because the effective interleaver size in a radix-4 implementation is reduced to half, relative to the conventional method. To prove the latency reduction, we implemented the proposed scheme on a field-programmable gate array and compared its decoding speed with that of a conventional decoder. The results show an improvement of at least five fold for a single iteration of turbo decoding.

• 한국통신학회논문지
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• 제30권6C호
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• pp.442-449
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• 2005

최근 터보 부호에 비해서 구현시 복잡하지 않고, 높은 부호화율에서 거의 샤논 이론에 접근하는 Turbo Product Code(TPC)에 대해 관심이 고조되고 있다. 본 논문에서는 초고속 통신 시스템에 적용하기 위한 고속 TPC 복호를 위한 세가지의 알고리즘을 제안하는 바이다. 첫째로, 기존의 Turbo Product code 복호기에서 row과 column을 직렬로 복호를 하지 않고 복호 구조가 병렬로 동작하는 Turbo Product code 복호기를 제안한다. 둘째로 반복 중지 알고리즘을 제안하고 마지막으로, P-Parallel 알고리즘을 통해 P rows와 P columns을 병렬로 처리하여 복호한다. 모의 실험을 한 결과 기존의 방식에 비해 복호 지연이 줄어들고 성능면에서 직렬 방식과 거의 비슷한 성능이 나타난다. 또한 고속알고리즘을 바탕으로 VHDL모델링을 하였으며, 이를 timing 시뮬레이션 하여 메모리 요구량 및 복호 속도 향상도를 분석하였다.

• Journal of information and communication convergence engineering
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• 제21권3호
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• pp.198-207
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• 2023

Responding to changes in artificial intelligence models and the data environment is crucial for increasing data-learning accuracy and inference stability of industrial applications. A learning model that is overfitted to specific training data leads to poor learning performance and a deterioration in flexibility. Therefore, an early stopping technique is used to stop learning at an appropriate time. However, this technique does not consider the homogeneity and independence of the data collected by heterogeneous nodes in a differential network environment, thus resulting in low learning accuracy and degradation of system performance. In this study, the generalization performance of neural networks is maximized, whereas the effect of the homogeneity of datasets is minimized by achieving an accuracy of 99.7%. This corresponds to a decrease in delay time by a factor of 2.33 and improvement in performance by a factor of 2.5 compared with the conventional method.

• 한국통신학회논문지
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• 제32권4C호
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• pp.379-388
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• 2007

In this paper, we propose an adaptive turbo decoding algorithm for high order modulation scheme combined with originally design for a standard rate-1/2 turbo decoder for B/QPSK modulation. A transformation applied to the incoming I-channel and Q-channel symbols allows the use of an off-the-shelf B/QPSK turbo decoder without any modifications. Adaptive turbo decoder process the received symbols recursively to improve the performance. As the number of iterations increase, the execution time and power consumption also increase as well. The source of the latency and power consumption reduction is from the combination of the radix-4, dual-path processing, parallel decoding, and early-stop algorithms. We implemented the proposed scheme on a field-programmable gate array (FPGA) and compared its decoding speed with that of a conventional decoder. From the result of implementation, we confirm that the decoding speed of proposed adaptive decoding is faster than conventional scheme by 6.4 times.