• 전기전자학회논문지
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• 제27권3호
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• pp.319-326
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• 2023

본 논문에서는 단상 전압 소스 인버터 (VSIs)의 강인한 출력 전압 제어를 위한 디지털 제어기 구현과 총 고조파 왜곡(T.H.D.v) 분석을 포함한 시뮬레이션 및 실험 결과를 제시한다. 일반적으로 VSI는 내부 루프의 전류 제어기에 비례 적분(PI) 제어기를 사용하고 외부 루프의 전압 제어기에 비례 공진 (PR) 제어기가 사용된다. 그러나, 비선형 부하에서 여전히 3차, 5차 및 7차와 같은 고차 고조파 왜곡이 발생한다. 따라서 본 논문에서는 고조파 왜곡을 억제하기 위해 홀수 고조파 주파수에 대한 공진 제어기를 포함한 비례 다중 공진 (PMR) 제어기를 제안한다. VSI 플랜트용 컨트롤러의 주파수 응답을 분석하고 PMR 컨트롤러를 설계합니다. 시뮬레이션을 통해 PI와 PMR을 전압 제어기로 사용할 때 출력 전압의 총 고조파 왜곡 특성을 비교 검증합니다. 선형 및 비선형 하중 조건이 모두 고려되었습니다. 마지막으로 PMR 제어기를 3kW급 VSIs 프로토 타입에 적용하여 그 유효성을 입증하였다.

• 대한전자공학회논문지SD
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• 제46권9호
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• pp.7-13
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• 2009

본 논문은 채널당 3.125Gb/s의 전송률을 갖는 다채널 송수신기의 설계를 다룬다 신호 전송 방식은 노이즈에 강하고 전력 소모가 작은 LVDS 구동 회로를 이용하였으며, 제안한 프리-엠퍼시스 회로를 사용하여 송신기의 속도를 향상시켰다. 수신기의 경우, 이중 보간 방식을 기반으로 1/4-rate 클록을 이용하는 저전력 CDR(clock and data recovery)을 제안하였다. 제안한 CDR은 1/2-rate 클록 방식과 동일한 공급 클록 수를 유지하면서 각각의 복원부에서 추가로 필요한 클록을 플립플롭을 이용하지 않고 인버터만으로 생성한다. 이로써 클록 생성기의 주파수를 낮추어 고속 전송을 가능케 하였으며, 공급 클록의 수를 증가시키지 않고 1/4-rate 주파수의 클록을 이용함으로써 CDR을 저전력화하였다. 테스트용 칩은 2개의 채널로 구성되어 있으며 $0.18{\mu}m$ 표준 CMOS 공정을 이용하여 제작되었다. 측정 결과 송신기의 출력 데이터 지터는 100ps(0.3lUI)이며 수신기의 복원 클록의 지터는 47.33ps로 이는 클록 주기의 약 3.7%에 해당한다. 전체 칩의 면적은 $3.5mm^2$이며 전력 소모는 채널당 119mW이다.

• 한국정보통신학회논문지
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• 제10권3호
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• pp.486-495
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• 2006

본 논문에서 는 플래쉬 셀을 사용하여 수동형 UHF RFID 태그 칩에 사용되는 저전력 1Kb 동기식 EEPROM을 설계하였다. 저전력 EEPROM을 구현하기 위한 방법으로 다음과 같은 4가지 방법을 제안하였다. 첫째, VDD(=1.5V)와 VDDP(=2.5V)의 이중 전원 공급전압 방식을 사용하였고, 둘째, 동기식 회로 설계에서 클럭(clock) 신호가 계속 클럭킹(clocking)으로 인한 스위칭 전류(switching current)가 흐르는 것을 막기 위해 CKE(Clock Enable) 신호를 사용하였다. 셋째, 읽기 사이클에서 전류 센싱(current sensing) 방식 대신 저전력 소모를 갖는 clocked inverter를 사용한 센싱 방식을 사용하였으며, 넷째, 쓰기 모드시 Voltage-up 변환기(converter) 회로를 사용하여 기준전압 발생기(Reference Voltage Generator)에는 저전압인 VDD를 사용할 수 있도록 하여 전력 소모를 줄일 수가 있었다. $0.25{\mu}m$ EEPROM 공정을 이용하여 칩을 제작하였으며, 1Kb EEPROM을 설계한 결과 읽기 모드와 쓰기 모드 시에 소모되는 전력은 각각 $4.25{\mu}W$와 $25{\mu}W$이고, 레이아웃 면적(layout area)은 $646.3\times657.68{\mu}m^2$이다.