• 전자공학회논문지
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• 제51권9호
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• pp.41-45
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• 2014

본 논문에서는 입력전력에 따라 드레인 바이어스를 조절하여 낮은 입력 전력에서도 고효율 동작이 가능한 무선전력전송용 고효율 class-E 전력증폭기를 설계하였다. 고효율 동작이 가능한 class-E 전력증폭기에 적응형 바이어스 조절회로를 추가하여 낮은 입력 전력에서 드레인 바이어스를 조절함으로써 전체적인 효율의 향상을 얻을 수 있다. 제안된 적응형 class-E 전력증폭기는 효율의 향상을 위해 직렬 공진회로와 입, 출력 정합회로를 이용하여 구현하였으며, 입력전력에 따라 드레인 바이어스를 조절하기 위해 방향성 결합기, 전력 검출기, 연산 증폭기를 이용하여 적응형 바이어스 조절회로를 구성하였다. 따라서 전력증폭기의 최대출력과 전력효율은 13.56 MHz에서 41.83 dBm, 85.67 %이고, 0 dBm ~ 6 dBm의 낮은 입력 전력에서 고정형 바이어스보다 평균 8 %의 효율의 증가를 확인하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권2호
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• pp.185-190
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• 2016

A 70-${\AA}$ nanowire field-effect transistor (FET) for sub-10-nm CMOS technology is designed and simulated in order to investigate the impact of an oxide trap on random telegraph noise (RTN) in the device. It is observed that the drain current fluctuation (${\Delta}I_D/I_D$) increases up to a maximum of 78 % due to the single electron trapping. In addition, the effect of various trap positions on the RTN in the nanowire FET is thoroughly analyzed at various drain and gate voltages. As the drain voltage increases, the peak point for the ${\Delta}I_D/I_D$ shifts toward the source side. The distortion in the electron carrier density and the conduction band energy when the trap is filled with an electron at various positions in the device supports these results.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1996년도 하계학술대회 논문집 C
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• pp.1582-1584
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• 1996

The polycrystalline silicon thin film transistors (poly-Si TFT) are the most promising candidate for active matrix liquid crystal displays (AMLCD) for their high mobilities and current driving capabilities. The leakage current of the poly-Si TFT is much higher than that of the amorphous-Si TFT, thus larger storage capacitance is required which reduces the aperture ratio fur the pixel. The offset gated poly-Si TFTs have been widely investigated in order to reduce the leakage current. The conventional method for fabricating an offset device may require additional mask and photolithography process step, which is inapplicable for self-aligned source/drain ion implantation and rather cost inefficient. Due to mis-alignment, offset devices show asymmetric transfer characteristics as the source and drain are switched. We have proposed and fabricated a new offset poly-Si TFT by applying photoresist reflow process. The new method does not require an additional mask step and self-aligned ion implantation is applied, thus precise offset length can be defined and source/drain symmetric transfer characteristics are achieved.

• 한국지반신소재학회논문집
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• 제4권4호
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• pp.39-46
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• 2005

점성을 고려한 연약점토지반의 압밀거동을 파악하기 위해 플라스틱보드드레인(PBD)에 의해 개량된 연약점토지반의 압밀거동에 대한 탄점소성 3차원 수치해석을 실시하였다. 본 연구에서 사용한 수치해석기법의 적용성은 기존에 실시한 모형실험의 결과와 수치해석의 결과를 비교함으로써 검증하였다. 수치해석 결과로부터 연약점토지반의 침하 및 과잉간극수압의 소산거동, 유효응력증분의 변화 특성을 파악할 수 있었으며, 기존의 일차원 압밀해석 결과와의 비교를 통해 개량지반에서 발생하는 이차압밀특성을 평가하였다.

• 한국지반공학회:학술대회논문집
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• 한국지반공학회 2010년도 추계 학술발표회 2차
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• pp.3-12
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• 2010

Vertical drains have been commonly used to increase the rate of the consolidation of dredged material. The installation of vertical drains additionally provides a radial flow path in the dredged foundation. The objective of this study develops a numerical model for 2-D axisymmetric non-linear finite strain consolidation considering self-weight consolidation to predict the effect of vertical drain in dredged foundation which is in process of self-weight consolidation. The non-linear relationship between the void ratio and effective stress and permeability during consolidation are taken into account in the numerical model. The results of the numerical analysis are compared with that of the self-weight consolidation test in which an artificial vertical drain is installed. In addition, the numerical model developed in this paper is the simplified analytical method proposed by Ahn et, al (2010). The comparisons show that the developed numerical model can properly simulate the consolidation of the dredged material with the vertical drains installed.

• 한국전자파학회논문지
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• 제26권6호
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• pp.593-596
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• 2015

본 논문은 무선전력전송 시스템에 활용할 수 있도록 낮은 드레인 전압에서 높은 효율을 가지는 class E 전력증폭기를 설계하였다. 붕괴전압이 40 V인 Si MOSFET을 이용하여 드레인 바이어스 전압이 12.5 V인 13.56 MHz 전력증폭기를 설계하였다. 출력 전력 및 효율을 개선하기 위하여 품질계수가 우수한 솔레노이드 인덕터를 제작하여 출력 정합회로에 사용하였다. 발진 방지와 간단한 회로 구성을 위하여 인덕터와 저항으로 입력 정합회로를 구성하였다. 측정 결과, 제작된 전력증폭기는 13.56 MHz에서 38.6 dBm의 출력전력과 16.6 dB의 전력이득, 그리고 89.3 %의 높은 전력부가효율을 보였다.

• Geomechanics and Engineering
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• 제7권1호
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• pp.105-131
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• 2014

In this paper, the effects of variability of smear zone characteristics induced by installation of prefabricated vertical drains on the preloading design are investigated employing analytical and numerical approaches. Conventional radial consolidation theory has been adopted to conduct analytical parametric studies considering variations of smear zone permeability and extent. FLAC 2D finite difference software has been employed to conduct the numerical simulations. The finite difference analyses have been verified using three case studies including two embankments and a large-scale laboratory consolidometer with a central geosynthetic vertical drain. A comprehensive numerical parametric study is conducted to investigate the influence of smear zone permeability and extent on the model predictions. Furthermore, the construction of the trial embankment is recommended as a reliable solution to estimate accurate smear zone properties and minimise the post construction settlement. A back-calculation procedure is employed to determine the minimum required waiting time after construction of the trial embankment to predict the smear zone characteristics precisely. Results of this study indicate that the accurate smear zone permeability and extent can be back-calculated when 30% degree of consolidation is obtained after construction of the trial embankment.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 추계학술대회 논문집
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• pp.171-172
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• 2007

We fabricated the metal-ferroelectric-insulator-semiconductor filed-effect transistors (MFIS-FETs) using the $(Bi,La)_4Ti_3O_{12}\;and\;LaZrO_x$ thin films. The $LaZrO_x$ thin film had a equivalent oxide thickness (EOT) value of 8.7 nm. From the capacitance-voltage (C-V) measurements for an Au/$(Bi,La)_4Ti_3O_{12}/LaZrO_x$/Si MFIS capacitor, a hysteric shift with a clockwise direction was observed and the memory window width was about 1.4 V for the bias voltage sweeping of ${\pm}9V$. From drain current-gate voltage $(I_D-V_G)$ characteristics of the fabricated Fe-FETs, the obtained threshold voltage shift (memory window) was about 1 V due to ferroelectric nature of BLT film. The drain current-drain voltage $(I_D-V_D)$ characteristics of the fabricated Fe-FETs showed typical n-channel FETs current-voltage characteristics.

• 한국지반공학회지:지반
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• 제16권1호
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• pp.56-57
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• 2000

• 대한전자공학회논문지SD
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• 제46권4호
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• pp.21-27
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• 2009

본 연구에서는 고온에서 Schottky barrier SOI nMOS 및 pMOS의 전류-전압 특성을 분석하기 위해서 Er 실리사이드를 갖는 SB-SOI nMOSFET와 Pt 실리사이드를 갖는 SB-SOI pMOSFET를 제작하였다. 게이트 전압에 따른 SB-SOI nMOS 및 pMOS의 주된 전류 전도 메카니즘을 온도에 따른 드레인 전류 측정 결과를 이용하여 설명하였다. 낮은 게이트 전압에서는 온도에 따라 열전자 방출 및 터널링 전류가 증가하므로 드레인 전류가 증가하고 높은 게이트 전압에서는 드리프트 전류가 감소하여 드레인 전류가 감소하였다. 고온에서 ON 전류가 증가하지만 드레인으로부터 채널영역으로의 터널링 전류 증가로 OFF 전류가 더 많이 증가하게 되므로 ON/OFF 전류비는 감소함을 알 수 있었다. 그리고 SOI 소자나 bulk MOSFET 소자에 비해 SB-SOI nMOS 및 pMOS의 온도에 따른 문턱전압 변화는 작았고 subthreshold swing은 증가하였다.