• Communications for Statistical Applications and Methods
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• 제17권3호
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• pp.309-318
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• 2010

The construction of asymptotic confidence intervals is considered for the difference of binomial proportions in two doubly sampled data subject to false-positive error. The coverage behaviors of several likelihood based confidence intervals and a Bayesian confidence interval are examined. It is shown that a hierarchical Bayesian approach gives a confidence interval with good frequentist properties. Confidence interval based on the Rao score is also shown to have good performance in terms of coverage probability. However, the Wald confidence interval covers true value less often than nominal level.

• 전기전자학회논문지
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• 제2권2호
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• pp.278-284
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• 1998

본 논문에서는 HDTV 응용을 위한 10b 저전력 CMOS A/D 변환기 (analog-to-digital converter : ADC) 회로를 제안한다. 제안된 ADC의 전체 구조는 응용되는 시스템의 속도와 해상도 등의 사양을 고려하여 다단 파이프라인 구조가 적용되었다. 본 시스템이 갖는 회로적 특성은 다음과 같이 요약할 수 있다. 첫째, 전원전압의 변화에도 일정한 시스템 성능을 얻을 수 있는 바이어스 회로의 선택적 채널길이 조정기법을 제안한다. 둘째, 고속 2단 증폭기의 전력소모를 줄이기 위하여 증폭기가 사용되지 않는 동안 동작 전류 공급을 줄이는 전력소모 최적화 기법을 사용한다. 넷째, 다단 파이프라인 구조에서 최종단으로 갈수록 정확도 및 잡음 특성 등에서 여유를 얻을 수 있는 점을 고려한 캐패시터 스케일링 기법의 적용으로 면적 및 전력소모를 감소시킨다. 제안된 ADC는 0.8 um double-poly double-metal n-well CMOS 공정 변수를 사용하여 설계 및 제작되었고, 시제품 ADC의 성능 측정 결과는 Differential Nonlinearity (DNL) ${\pm}0.6LSB$, Integral Nonlinearity (INL) ${\pm}2.0LSB$ 수준이며, 전력소모는 3 V 및 40 MHz 동작시에는 119 mW, 5 V 및 50 MHz 동작시에는 320 mW로 측정되었다.

• 센서학회지
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• 제11권5호
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• pp.255-262
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• 2002

인간의 망막은 효율적으로 주어진 물체의 윤곽을 검출할 수 있다. 본 연구에서는 윤곽검출에 관여하는 망막 세포의 기능을 전자회로로 모델링하여 윤곽검출기능을 가지는 CMOS 시각칩을 설계하였다. CMOS 제조공정 중에는 여러 가지 요인에 의해 MOSFET의 특성이 변화할 수 있으며, 특히 어레이로 구성되어 각 픽셀의 신호를 출력하는 readout 회로에서의 특성변화는 출력옵셋으로 나타난다. 하드웨어로 입력영상의 윤곽을 검출하는 시각칩은 다른 응용시스템의 입력단에 사용되므로 이러한 옵셋은 전체 시스템의 성능을 결정하는 중요한 요소이다. 본 연구에서는 이와 같은 출력단의 옵셋을 제거하기 위해 CDS(Correlated Double Sampling) 회로를 이용한 윤곽 검출용 시각칩을 설계하였다. 설계된 시각칩은 CMOS 표준공정을 이용하여 다른 회로와 집적화가 가능하며, 기존의 시각칩보다 신뢰성 있는 출력특성을 나타냄으로써, 물체의 윤곽을 이용하는 물체추적, 지문인식, 인간 친화적 로봇시스템등의 다양한 응용 시스템의 입력단으로 적용될 수 있을 것이다.

• 응용통계연구
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• 제14권1호
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• pp.39-57
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• 2001

범주형 자료에서 오분류는 자료를 수집하는 과정에서 발생될 수 있다. 오분류되어 있는 자료를 정확한 자료로 간주하여 분석한다면 추정결과에 편의가 발생하고 검정력이 약화되는 결과를 초래하게 되며, 정확하게 분류된 자료를 오분류하고 판단한다면 오분류의 수정을 위해 불필요한 비용과 시간을 낭비해야 할 것이다. 따라서 정확하게 분류된 표본인지 오분류된 표본인지를 판정하는 것은 자료를 분석하기 전에 이루어져야할 매우 중요한 과정이다. 본 논문은 I$\times$J 분할표로 주어지는 범주형 자료에서 두 변수 중 하나의 변수에서만 오분류가 발생되는 경우에 오분류 여부를 검정하기 위해서 오분류 가능성이 없는 변수에 대한 주변합은 고정시키고, 오분류 여부를 가능성이 있는 변수의 주변합을 Sebastiani와 Ramoni(1997)가 제안한 Bound와 외부정보로 표현되는 Collapse의 개념, 그리고 베이지안 방법을 확장하여 자료에 적합한 모형과 사전정보를 고려한 사전모수를 다양하게 설정하면서 재분류하는 연구를 하였다. 오분류에 대한 정보를 얻기 위해서 Tenenbein(1970)에 의해 연구된 이중추출법을 이용하여 오분류 검정을 위한 새로운 통계량을 제안하였으며, 제안된 오분류 검정통계량에 관한 분포를 다양한 모의실험을 통하여 연구하였다.

• 대한원격탐사학회지
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• 제33권2호
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• pp.159-169
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• 2017

위성용 전자광학탑재체는 제한된 소모전력 및 우주방사선과 같은 사용 환경에 의해 설계부터 특별한 요구사항을 가지고 있으며, 획득 영상의 품질은 주로 GSD (Ground Sampled Distance), 신호대잡음비(SNR, Signal to Noise Ratio), MTF (Modulation Transfer Function)에 따라 좌우된다. 영상센서의 출력신호에 포함된 잡음 감소를 통한 신호대잡음비 개선을 위하여, 센서에 추가된 프리픽셀(Pre-pixel) 및 다크픽셀(Dark-pixel)을 사용하여 CDS (Corrective Double Sampling) 방식을 통해 영상센서의 잡음 성분을 포함한 오프셋 신호(Offset Signal)를 제거하는 아날로그 신호처리(ASP, Analog Signal Processor) 방법을 제안한다. 또한 센서 제어시스템에서는 영상의 불균일성 처리를 위해 제어시스템의 출력 포트별 게인(Gain), 오프셋, 및 센서의 화소별 특성을 반영한 다양한 방식에 의한 보정 방법이 적용된다. 본 논문에서는 이상 설명한 여러 가지 잡음 개선방법을 시스템 설계 및 운영에 적용하여 위성탑재용 전자광학카메라의 신호대잡음비 향상 방법을 제안하고, 실험을 통해 검증한다.

• 전기전자학회논문지
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• 제18권1호
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• pp.119-127
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• 2014

본 논문에서는 MEMS(Micro Electro Mechanical System) 가속도센서를 위한 CMOS readout 회로를 설계하였다. 설계된 CMOS readout 회로는 MEMS 가속도 센서, 커패시턴스-전압 변환기(CVC), 그리고 2차 스위치드 커패시터 ${\Sigma}{\Delta}$ 변조기로 구성된다. 이들 회로에는 저주파 잡음과 오프셋을 감소시키기 위한 correlated-double-sampling(CDS)와 chopper-stabilization(CHS) 기법이 적용되었다. 설계 결과 CVC는 150mV/g의 민감도와 0.15%의 비선형성을 갖는다. 설계된 ${\Sigma}{\Delta}$ 변조기는 입력전압 진폭이 100mV가 증가할 때, 출력의 듀티 싸이클은 10%씩 증가하며, 0.45%의 비선형성을 갖는다. 전체 회로의 민감도는 150mV/g이며, 전력소모는 5.6mW이다. 제안된 회로는 CMOS 0.35um 공정을 이용하여 설계하였고, 공급 전압은 3.3V이며, 동작 주파수는 2MHz이다. 설계된 칩의 크기는 PAD를 포함하여 $0.96mm{\times}0.85mm$이다.

• 한국군사과학기술학회지
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• 제22권3호
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• pp.311-319
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• 2019

This paper proposes an acceleration of the multi-level fast multipole algorithm(MLFMA) by using a double interpolation method. The MLFMA has been primarily used to conduct scattering analysis of electrically large targets, e.g. stealth aircraft. In the MLFMA, radiation functions of each basis functions are first precomputed, and then aggregated. After transfer calculations for the aggregations, each interaction is disaggregated, and then received in the testing function. The key idea of the proposed method is to decrease the sampling rates of the radiation and receiving functions. The computational complexity of the unit sphere integration in terms of the testing functions is thus highly alleviated. The remaining insufficient sampling rate is then complemented by using additional interpolation. We demonstrate the performance of the proposed method through radar cross-section(RCS) calculations for realistic aircraft.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.569-572
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• 2014

본 논문에서는 MEMS 용량형 센서를 위한 CMOS 스위치드-커패시터 인터페이스 회로를 설계하였다. 설계된 회로는 커패시턴스-전압 변환기(CVC), 2차 스위치드 커패시터 ${\Sigma}{\Delta}$ 변조기 및 비교기로 구성되어있다. 또한 일정한 바이어스를 공급해주는 바이어스 회로를 추가하였다. 전체적인 회로의 저주파 잡음과 오프셋을 감소시키기 위하여 Correlated-Double-Sampling(CDS) 기법과 Chopper-Stabilization(CHS) 기법을 적용하였다. 설계 결과 CVC는 20.53mV/fF의 민감도와 0.036%의 비선형성특성을 보였으며, ${\Sigma}{\Delta}$ 변조기는 입력전압 진폭이 100mV가 증가할 때, 출력의 듀티 싸이클은 약 5%씩 증가하였다. 전체회로의 선형성 에러는 0.23% 이하이며, 전류소모는 0.73mA이다. 제안된 회로는 0.35um CMOS 공정을 이용하여 설계되었으며, 입력전압은 3.3V이다. 설계된 칩의 크기는 패드를 포함하여 $1117um{\times}983um$ 이다.

• 한국정보전자통신기술학회논문지
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• 제16권6호
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• pp.465-471
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• 2023

본 논문은 CMOS Image Sensor(CIS)에 사용되는 single-slope ADC(SS-ADC)의 노이즈와 출력의 지연을 개선한 비교기 구조를 제안한다. 노이즈와 출력의 지연 특성을 개선하기 위해 비교기의 첫 번째 단의 출력 노드와 두 번째 단의 출력 노드 사이에 커패시터를 삽입하여 miller effect를 이용한 비교기 구조를 설계하였다. 제안하는 비교기 구조는 작은 capacitor를 이용하여 노이즈와 출력의 지연 및 layout 면적을 개선하였다. Single slop ADC에서 사용되는 CDS 카운터는 T-filp flop과 bitwise inversion 회로를 사용하여 설계하였고 전력 소모와 속도가 개선되었다. 또한 single slop ADC는 analog correlated double sampling(CDS)와 digital CDS를 함께 동작하는 dual CDS를 수행한다. Dual CDS를 수행함으로써 fixed pattern noise(FPN), reset noise, ADC error를 줄여 이미지 품질이 향상된다. 제안하는 comparator 구조가 사용된 single-slope ADC는 0.18㎛ CMOS 공정으로 설계되었다.

• 한국통신학회논문지
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• 제23권8호
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• pp.2064-2071
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• 1998

휴대용 기기에서 자체 발진하여 클럭원으로 사용되는 TCXO의 출력과 같은 작은 진폭(400mV)의 정현파 입력을 내부 논리회로의 클럭원으로 사용하기 위한 파형정형 및 50%의 듀티 비(duty ratio)의 출력을 가지는 새로운 디지털 클럭레벨 변환기를 설계, 개발 하였다. 정, 부 두 개의 비교기, RS 래치, 차아지 펌프, 기준 전압 발생기로 구성된 새로운 신호 변환회로는 출력파형의 펄스 폭을 감지하고, 이 결과를 궤환루프로 구성하여 입력 비교기 기준 전압단자로 궤환시킴으로서 다지털 신호레벨의 정확한 50%의 듀티 비를 가진 출력을 생성할 수 있다. 개발한 레벨변환기는 ADC등의 샘플링 클럭원, PLL 또는 신호 합성기의 클럭원으로 사용할 수가 있다. 설계는 $0.8\mu\textrm{m}$ double metal double poly analog CMOS 공정을 사용하고, BSIM3 model을 사용하였으며, 실험결과 370mV의 정현파 입력율 50 + 3%의 듀티 비를 가진 안정된 논리레벨 출력 동작특성을 얻을 수 있었다.