• 한국정보통신학회논문지
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• 제14권12호
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• pp.2615-2621
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• 2010

본 논문에서는 메타물질 구조 다중대역 6단자 위상상관기를 설계하고 제작하였다. 이중 주파수 대역에서 신호를 수신 처리할 수 있는 집중소자형 메타물질 구조를 해석하고, 해석된 결과를 기반으로 다중대역 직접변환 수신 전처리기에 적합한 소형화 메타물질 구조 6단자 위상상관기를 제안하고 구현하였다. 다중대역 6단자 위상상관기를 구성하는 저항성 전력 분배기와 메타물질 $90^{\circ}$ 하이브리드 결합기의 산란 계수를 기반으로 동일한 특성을 갖는 6단자 위상상관기 구성 요소를 제작하고 측정하였다. 측정된 메타물질 구조 6단자 위상상관기는 모의실험 결과와 일치하였으며, 이중 주파수 대역에서 -20 dB 이하의 정합과 1 dB 이내의 전달 이득차, 그리고 ${\pm}4.1^{\circ}$ 이하의 전달 위상차 특성으로 양호한 다중대역 6단자 위상상관기 성능을 나타내었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 춘계학술대회
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• pp.75-76
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• 2016

무선통신 시스템에서 ICS 중계기는 Donor와 Service 사이의 거리를 많이 이격시켜야 높은 격리도를 확보할 수 있는 단점을 가지고 있다. 본 논문에서는 음영지역을 해소하여 통화권 영역을 확대하기 위해 높은 격리특성을 갖는 ICS(Interference Cancellation System)중계기 일체형 안테나를 설계하고 제작 및 측정을 통하여 성능을 평가하였다. 대역폭과 이득은 주방사 패치 및 기생 패치의 크기, 스터브 길이 등을 조정하여 구현하였다. 본 안테나는 CDMA 이동통신 주파수인 824~894 MHz 대역에서 이득은 3 dBi 이상, 격리도는 -56 dB 이하의 양호한 특성을 나타내었다.

• 대한전자공학회논문지SD
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• 제40권8호
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• pp.598-609
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• 2003

본 논문에서는 CMOS IF PLL 주파수합성기를 설계하였다. 설계된 주파수합성기는 칩 외부에 LC 공진 회로를 원하는 값에 맞게 바꿈으로써 다양한 중간 주파수에서 동작 가능하다. VCO는 자동진폭조절 기능을 갖도록 설계하여 LC 공진회로의 Q-factor에 무관하게 일정한 진폭의 출력을 발생한다. 설계된 주파수분주기는 8/9 또는 16/17 dual-modulus prescaler를 포함하며, 다양한 응용분야에 적용 가능하도록 외부 직렬데이터에 의해 동작 주파수를 프로그램할 수 있도록 하였다. 설계된 회로는 0.35㎛ n-well CMOS 공정을 사용하여 제작되었으며, 제작된 IC의 성능을 측정한 결과 260㎒의 동작주파수에서 위상잡음은 -114dBc/Hz@100kHz 이고 lock time은 300㎲보다 작다. 설계된 회로는 3V의 전원전압에서 16mW의 전력을 소모하며, 칩 면적은 730㎛×950㎛이다.

• 한국전자파학회논문지
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• 제23권7호
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• pp.844-847
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• 2012

메타 물질의 한 형태인 LHTL(Left-Handed Transmission Line)과 기존의 전송 선로 형태인 RHTL(Right-Handed Transmission Line)을 이용하여 광대역 I-Q 벡터 신호 생성을 위한 $90^{\circ}$ 커플러를 설계, 제작하고 측정을 하였다. LHTL과 RHTL 모두 커패시터와 인덕터를 이용하여 합성 전송 선로 형태로 구성함으로써, 그 크기를 최소화 하였다. 또한, 제안된 커플러 제작에 필요한 Wilkinson 전력 분배기를 합성 RHTL을 이용하여 간단하게 구현함으로써 전체 회로의 크기를 $11mm{\times}12mm$로 만들 수 있었다. 주파수 범위 0.8~1.25 GHz에 대해 출력의 위상 차이가 $90^{\circ}{\pm}5^{\circ}$를 유지함으로써 광대역 $90^{\circ}$ 커플러를 작은 크기로 만들 수 있었다. 동 주파수 범위에 대해 삽입 손실을 1.6 dB 이하로, 반사 손실을 10.1 dB 이상으로 유지 가능했다. 필자가 아는 한 이는 그 주파수 대에서 가장 작은 광대역 $90^{\circ}$ 커플러이며, MMIC(Monolithic Microwave Integrated Circuit)로 만들 경우 그 크기를 훨씬 더 줄일 수 있을 것이다.

• 한국전자파학회논문지
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• 제20권3호
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• pp.264-272
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• 2009

본 논문에서는 다수의 MMIC 전력증폭기 칩과 박막 기판을 결합하여 MIC 모듈을 구성함으로써 Ka-대역 중심주파수에서 10 W의 출력 전력을 낼 수 있는 전력증폭기 모듈을 설계 및 제작하였다. 전력증폭기 모듈의 제작에는 밀리미터파 대역에 적합한 수정된 형태의 윌킨슨 전력분배기/합성기를 사용하였고, 모듈의 구성 과정에서 발생할 수 있는 손실을 줄이고 공진을 억제하기 위해 CBFGCPW-Microstrip 천이 구조를 활용하였다 전력증폭기 모듈은 총 7개의 MMIC 칩으로 구성되었으며 MMIC 칩을 펄스 모드로 동작시키기 위해 칩의 게이트에 펄스 전압을 인가하는 게이트 전압 제어기가 설계되고 적용되었다. 제작된 전력증폭기 모듈의 측정 결과 58 dB의 전력 이득과 39.6 dBm의 포화 출력 전력을 얻을 수 있었다.

• 한국정보통신학회논문지
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• 제14권5호
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• pp.1071-1077
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• 2010

본 논문에서는 집중 소자형 6단자 위상 상관기 구조를 설계 제작하고, 이를 바탕으로 집중 소자형 6단자 위상 상관기를 이용한 L-대역 직접변환 수신 성능을 분석하였다. 제작된 L-대역 집중 소자형 6단자 위상 상관기 소자는 저항형 전력 분배기와 twist-wire 동축케이블을 사용하였으며, 낮은 대역에서 소형화 구조가 가능하고, 광역 특성을 갖는다. 집중 소자형 6단자 위상 상관기를 사용한 L-대역 직접변환 수신 성능은 집중 소자형 6단자 위상 상관기의 LO 단자와 RF 입력 단자에 각각 중심 주파수가 1.69 GHz이고 전력이 -20 dBm인 LO 신호와 QPSK 신호를 입력하여 측정하였다. 집중 소자형 6단자 위상 상관기를 사용한 직접변환 구조는 양호한 I/Q 디지털 신호를 복원할 수 있었다.

• 한국정보과학회논문지:시스템및이론
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• 제31권8호
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• pp.453-464
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• 2004

In order to solve the well-known drawback of reduced flexibility that is associate with ASIC implementations, this paper proposes a novel arithmetic unit over GF(2$^{m}$ ) for field programmable gate arrays (FPGAs) implementations of elliptic curve cryptographic processor. The proposed arithmetic unit is based on the binary extended GCD algorithm and the MSB-first multiplication scheme, and designed as systolic architecture to remove global signals broadcasting. The proposed architecture can perform both division and multiplication in GF(2$^{m}$ ). In other word, when input data come in continuously, it produces division results at a rate of one per m clock cycles after an initial delay of 5m-2 in division mode and multiplication results at a rate of one per m clock cycles after an initial delay of 3m in multiplication mode respectively. Analysis shows that while previously proposed dividers have area complexity of Ο(m$^2$) or Ο(mㆍ(log$_2$$^{m}$ )), the Proposed architecture has area complexity of Ο(m), In addition, the proposed architecture has significantly less computational delay time compared with the divider which has area complexity of Ο(mㆍ(log$_2$$^{m}$ )). FPGA implementation results of the proposed arithmetic unit, in which Altera's EP2A70F1508C-7 was used as the target device, show that it ran at maximum 121MHz and utilized 52% of the chip area in GF(2$^{571}$ ). Therefore, when elliptic curve cryptographic processor is implemented on FPGAs, the proposed arithmetic unit is well suited for both division and multiplication circuit.

• 한국통신학회논문지
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• 제32권1A호
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• pp.134-141
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• 2007

본 논문은 $0.18{\mu}m$ CMOS 공정으로 설계된 5.2GHz와 2.4GHz 이중 대역 무선 송수신기를 위한 주파수합성기를 제안한다. 2.4GHz 주파수는 스위치드 커패시터와 2분주기를 동작시켜서 발생시키고, 5.2GHz는 전압 제어 발진기의 출력 주파수로부터 직접 발생시키도록 설계하였다. 제안된 주파수합성기의 전체 전력소모는 25mW이며, 전압 제어 발진기의 전력소모는 3.6mW이다. 모의 실험된 주파수 합성기의 위상 잡음은 스위치드 커패시터 회로가 동작할 때, 200kHz 옵셋 주파수에서 -101.36dBc/Hz이고, 락킹 시간은 $4{\mu}s$이다.

• 센서학회지
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• 제7권4호
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• pp.293-299
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• 1998

본 연구의 목적은 22.9 kV-y 특별고압 배전선로상에서 가스절연개폐기를 이용한 전압측정장치의 개발에 있다. 본 논문에서 제안한 전압측정장치는 일종의 광대역 용량성 분압기로, 가스개폐기의 절연붓싱에 설치한 검출전극, 임피던스 정합회로 및 전압버퍼로 구성되며, 기설의 가스절연개폐기에 구조 변경 없이 설치될 수 있다. 제작된 전압측정장치는 교정과 적용성 평가를 위하여 25.8 kV, 400 A 가스절연개폐기에 설치되었으며, 5 ns의 상승시간을 갖는 직각파 발생기로 주파수 응답특성을 조사하였다. 실험결과로부터 본 전압측정장치의 주파수 대역은 1.35 Hz에서 약 13 MHz이었으며, 60 Hz 상용주파수 전압에서 분압비 오차는 0.2% 이하였다. 또한 상용주파수 전압과 비진동성 충격전압에 대한 분압비와의 편차는 0.7% 이하로 나타났다.

• 센서학회지
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• 제5권3호
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• pp.9-16
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• 1996

본 논문에서는 고전압 임펄스전압 발생장치의 조작에 의하여 발생하는 과도전압을 측정할 수 있는 용량성분 압기를 실현하였다. 전장센서를 이용한 과도전압측정계는 고속응답의 평판형 전장센서와 광대역 전압버퍼로 구성되었으며, 사용된 전압버퍼(LH0033)의 입력임피던스는 $10^{12}{\Omega}$ 정도로 대단히 높다. 단위계단 응답특성을 파악하기 위하여 새로운 교정방법을 제안하고, 설치조건에 따른 분압비 오차를 검토하였으며, 분압비 오차를 0.5% 이내로 하기 위한 최적설치조건을 제시하였다. 교정실험으로부터 과도전압측정계의 응답시간은 약 15.78 ns이었으며, 주파수대역은 6.37 Hz에서 27.3MHz이다. 따라서 본 측정계로 과도과전압은 물론 상용주파수전압도 신호의 일그러짐 없이 측정이 가능하였다.