• 전기전자학회논문지
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• 제11권1호통권20호
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• pp.15-23
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• 2007

본 논문에서는 0.2$\mu$m CMOS 공정을 사용하여 무선 LAN 응용을 위한 이중대역 주파수 합성기를 설계하였다. 회로 설계시 저전력 특성에 중점을 두었다. 특히 VCO, 프리스케일러 등 핵심회로 설계시 전력소모를 최소화하도록 하였다. 모든 구성 소자를 on-chip화하여 외부 소자의 필요성을 제거 하였으며, 다양한 주파수에 동작이 가능하도록 외부 데이터에 의해 동작 주파수를 프로그램 한 수 있도록 하였다. 설계된 주파수 합성기의 RF 대역 동작 주파수 범위는 2.3GHz$\sim$2.7GHz이며, IF 대역 범위는 250MHz$\sim$800MHz이다. 설계된 RF 블록과 IF 블록은 2.5V의 전원으로부터 각각 5.14mA@2.5GHz와 1.08mA@0.5GHz의 적은 전류를 소모한다. IF 대역에서 측정된 위상 잡음은 in-band에서는 -85dBc/Hz이고, 1MHz offset 에서는 -105dBc/Hz이다. 전체 칩 크기는 1.7mm$\times$l.7mm 이다.

• 한국콘크리트학회:학술대회논문집
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• 한국콘크리트학회 2008년도 추계 학술발표회 제20권2호
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• pp.49-52
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• 2008

최근 지구 온난화 현상에 따른 해수면 상승으로 삼면이 바다에 접한 우리나라는 향 후 많은 피해가 예측되므로 이에 따른 방호개념으로 기존의 단조로운 형상과 비 자연친화형 콘크리트 구조물의 설치 및 연안침식방지 기능부재로 인한 또 다른 피해가 발생된다. 국민소득의 증대와 Waterfront 개념의 빠른 확산으로 연안 어항의 낙후된 시설개선 등에 많은 사업이 추진되고 있으나 이러한 용도에 맞는 자연 친화형 구조물이 개발된 바 없어 기존의 Solid Block, Igloo Block, Tunnel Block 등이 일부 현장에 적용되고 있는 실정이다. 선박이 계류하는 안벽이나 물양장 등에서 항내 진입파와 항파 등으로 인한 반사파의 발생에 의한 공진현상으로 항내파고가 높아져 정온도유지가 어렵고 선박의 계류 및 하역에 지장을 주게 되며, 선박과의 충돌 발생으로 인한 소형선박의 손괴 발생율이 높은 실정이므로 새로운 형태의 블록(Block)개발이 필요하다. 이에 따라 개발한 C.E(Coastal Environments)블록을 현장에서 사용하기 위해서는 전단키 부분의 내하력 평가가 요구 된다. 따라서, 본 연구는 C.E 블록의 연결부 시험편을 제작하여 C.E블록 경계면의 마찰실험을 실시하였으며, C.E블록 연결부의 마찰계수를 측정하여 분석한 다음 C.E블록의 연결부 마찰계수를 평가하고자 한다.

• 전자공학회논문지SC
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• 제37권6호
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• pp.25-34
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• 2000

본 논문에서 범용의 CMOS 트랜지스터 공정을 사용하여 250-Mbps 10-채널 CMOS 광 수신기 어레이칩을 설계하였다. 이러한 광 수신기 어레이는 병렬 광 신호 전송 시스템의 성능을 결정하는 가장 중요한 블록이며 이를 CMOS 트랜지스터로 설계함으로써 낮은 단가의 시스템의 구현을 가능하게 하였다. 각 데이터 채널은 집적화 된 광 검출 소자 및 여러 단의 증폭기로 구성된 아날로그 프런트-엔드, D-FF (D-flip flop)과 칩 외부 구동기로 구성된 디지털 블록으로 구성되어 있다. 전체 칩은 광 수신기 어레이와 데이터의 동기식 복원을 위해 PLL (Phase-Lock Loop) 회로로 구성 되어있다. 설계한 광 수신기 어레이 칩은 0.65-㎛ 2-poly, 2-metal CMOS 공정을 사용하여 제작하였으며, 각 채널은 ±2.5V의 전원 전압에 대하여 330㎽의 소비 전력을 보였다.

• 한국통신학회논문지
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• 제30권12C호
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• pp.1256-1261
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• 2005

본 논문에서는 곱셈을 수행할 때 발생되는 스위칭 율을 줄이는 방식의 저전력 부스 곱셈기를 제안한다. radix-4 부스 알고리즘 (radix-4 Booth algorithm)은 입력에서 연속되는 3비트가 0이나 1의 같은 값을 가지게 되면, 부스 인코딩 결과로서 0을 발생시키는 특성을 가지고 있다. 따라서 곱셈기의 두 입력 중 더 작은 활성영역을 갖는 입력을 승수로 사용할 때 부분 곱셈결과가 0이 될 확률이 높다. 제안된 곱셈기는 곱셈식을 본래의 곱셈 입력 비트보다 더 작은 비트를 갖는 여러 게의 곱셈식으로 분할한 후, 각각의 곱셈들을 독립적으로 계산하여 각각의 곱셈의 결과를 더하여 최종적인 결과를 얻는다. 따라서 곱셈의 두 입력간의 교환율은 기존의 곱셈기보다 더 높아지게 된다. 이는 제안된 곱셈기의 부스 인코딩 결과가 0이 되는 확률이 기존의 곱셈기보다 더 높은 저전력 곱셈기를 구현할 수 있음을 의미한다. 제안된 곱셈기는 기존의 부스 곱셈기보다 최대 $20\%$ 정도의 소모전력이 감소됨을 확인하였다.

• 전기전자학회논문지
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• 제26권2호
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• pp.299-305
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• 2022

다양한 물리적 신호를 디지털 신호 영역에서 처리하기 위해서 센서의 출력을 디지털로 변환하는 아날로그-디지털 변환기 (ADC)는 시스템 구성에 있어 매우 중요한 구성 블록이다. 센서 신호 처리를 위한 아날로그 회로의 역할을 디지털로 변환하는 추세에 따라 이러한 ADC의 해상도는 높아지는 추세이다. 또한 ADC는 모바일 기기의 배터리 효율 증대를 위해서 저전력 성능이 요구된다. 기존 integrating 시그마-델타 ADC의 경우 고해상도를 가지는 특징이 있지만, 저전압 조건과 미세화 공정으로 인해 적분기의 연산증폭기 이득 오차가 증가해 정확도가 낮아지게 된다. 이득 오차를 최소화하기 위해 버퍼 보상 기법을 적용할 수 있지만 버퍼의 전류가 추가된다는 단점이 있다. 본 논문에서는 이와 같은 단점을 보완하고자 버퍼를 스위칭하며 전류를 최소화시키고, 하이패스 바이어스 회로를 통해 settling time을 향상시켜 기존과 동일한 해상도를 갖는 ADC를 설계하였다.

• 전자공학회논문지
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• 제50권1호
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• pp.137-147
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• 2013

본 논문에서는 폴딩 구조에 저항열 인터폴레이션 기법을 적용한 1.2V 8b 1GS/s CMOS folding-interpolation A/D 변환기(ADC)에 대해 논한다. 기존 폴딩 ADC가 갖는 경계조건 비대칭 오차를 최소화하기 위해 홀수개의 폴딩 블록과 프랙셔널 폴딩 비율(fractional folding rate)을 사용하는 구조를 제안한다. 또한, 프랙셔널 폴딩기법을 구현하기 위해 덧셈기를 사용하는 새로운 디지털 인코딩기법도 제안한다. 그리고 iterating offset self-calibration 기법과 디지털 오차 보정 회로를 적용하여 소자 부정합과 외부 요인에 의한 노이즈 발생을 최소화하였다. 제안하는 A/D 변환기는 1.2V 0.13um 1-poly 6-metal CMOS 공정을 사용하여 설계 되었으며 $2.1mm^2$ 유효 칩 면적과(A/D 변환기 core : $1.4mm^2$, calibration engine : $0.7mm^2$), 350mW의 전력 소모를 나타내었다. 측정결과 변환속도 1GS/s에서 SNDR 46.22dB의 특성을 나타내었다. INL 과 DNL 은 자체보정회로를 통해 모두 1LSB 이내로 측정되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2000년도 춘계종합학술대회
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• pp.465-469
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• 2000

광대역 무선 디지털 통신 시스템용 파이프라인 적응 결정귀환 등화기 (pipelined adaptive decision- feedback equalizer; PADFE)를 0.25-$\mu\textrm{m}$ CMOS 공정을 사용하여 full custom 단일 칩으로 설계하였다. ADFE의 동작속도를 향상시키기 위해 DLMS (delayed least-mean-square)을 적용한 2-stage 파이프라인 구조로 설계하였다. PADFE의 필터와 계수갱신 블록 등 모든 연산을 redundant binary (RB) 수치계로 처리하였으며, 2의 보수 수치계를 사용하는 기존의 방식에 비해 연산량의 감소와 동작속도의 향상이 얻어졌으며, 또한 전체적인 구조의 단순화에 의해 VLSI 구현이 용이하다는 장점을 갖는다. COSSAP을 이용한 알고리듬 레벨 시뮬레이션을 통해 파이프라인 stage 수, 필터 tap 수, 계수 및 내부 비트 수 등의 설계 파라메터 결정과 bit error rate (BER), 수렴속도 등을 분석하였다. 설계된 PADFE는 약 205,000개의 트랜지스터로 구성되며, 코어의 면적은 1.96$\times$1.35-mm$^{2}$이다. 시뮬레이션 결과, 2.5-V 전원전압에서 200-MHz의 클록 주파수로 안전하게 동작할 수 있을 것으로 예상되며, 평균 전력소모는 약 890-mW이다.

• 대한전자공학회논문지SD
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• 제37권12호
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• pp.60-69
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• 2000

광대역 무선 디지털 통신 시스템용 파이프라인 적응 결정귀환 등화기(pipelined adaptive decision-feedback equalizer; PADFE)를 0,25-${\mu}m$ CMOS 공정을 사용하여 full custom 단일 칩으로 설계하였다. ADFE의 동작속도를 향상시키기 위해 DLMS(delayed least-mean-square)을 적용한 2-stage 파이프라인 구조로 설계하였다. PADFE의 필터와 계수갱신 블록 등 모든 연산을 redundant binary(RB) 수치계로 처리하였으며, 2의 보수 수치계를 사용하는 기존의 방식에 비해 연산량의 감소와 동작속도의 향상이 얻어졌으며, 또한 전체적인 구조의 단순화에 의해 VLSI 구현이 용이하다는 장점을 갖는다. COSSAP을 이용한 알고리듬 레벨 시뮬레이션을 통해 파이프라인 stage 수, 필터 tap 수, 계수 및 내부 비트 수 등의 설계 파라메터 결정과 bit error rate(BER), 수렴속도 등을 분석하였다. 설계된 PADFE는 약 205,000개의 트랜지스터로 구성되며, 코어의 면적은 41.96\times1.35-mm^2$이다. 시뮬레이션 결과, 2.5-V 전원전압에서 200-MHz의 클록 주파수로 동작 가능할 것으로 예상되며, 평균 전력소모는 약 890-mW로 예측되었다. 제작된 칩의 테스트 결과로부터 기능이 정상적으로 동작함을 확인하였다.

• 정보처리학회논문지A
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• 제11A권2호
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• pp.195-202
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• 2004

본 연구에서 매우 정밀한 샘플링을 필요로 하는 고해상도 비디오 응용면을 위하여 병렬 파이프라인 아날로그 디지털 변환기(ADC)를 설계하였다. 본 ADC의 구조는 4 채널의 10-비트 파이프라인 ADC를 병력 time-interleave로 구성한 구조로서 이 구조에서 채널 당 샘플링 속도의 4배인 200MS/s의 샘플링 속도를 얻을 수 있었다. 변환기에서 핵심이 되는 구성요소는 Sample and Hold 증폭기(SHA), 비교기와 연산증폭기이며 먼저 SHA를 전단에 설치하여 시스템 타이밍 요구를 완화시키고 고속변환과 고속 입력신호의 처리론 가능하게 하였다. ADC 내부 단들의 1-비트 DAC, 비교기 및 2-이득 증폭기는 한 개의 switched 캐패시터 회로로 통합하여 고속동작은 물론 저 전력소비가 가능한 특성을 갖도록 하였다. 본 연구의 연산증폭기는 2단 차동구조에 부저항소자를 사용하여 높은 DC 이득을 갖도록 보강하였다. 본 설계에서 각 단에 D-플립플롭(D-FF)을 사용한 지연회로를 구성하여 변환시 각 비트신호를 정렬시켜 타이밍 오차를 최소화하였다. 된 변환기는 3.3V 공급전압에서 280㎽의 전력소비를 갖고 DNL과 INL은 각각 +0.7/-0.6LSB, +0.9/-0.3LSB이다.

• 한국해안·해양공학회논문집
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• 제32권6호
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• pp.575-586
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• 2020

본 연구에서는 단면2차원수리모형실험을 통하여 파랑과 바람이 공존할 경우 호안주변에서 발생되는 수리현상을 검토하였다. 최근의 호안 보수·보강실례를 토대로 서로 다른 4가지의 대표적 호안형상에 대하여 호안전면에 소파블록을 거치한 조건으로 실험단면을 구성하였고 외력변화에 따른 수면변동, 반사율, 월파 및 파압특성을 검토하였다. 호안의 상치형상은 호안전면에 나타나는 수리특성의 가장 중요한 요소이며 바람이 작용할 경우에는 그 경향이 더욱 뚜렷이 나타나는 것을 확인하였다. 실험결과 직립호안의 경우만 보더라도 3 m/s~5 m/s의 바람이 발생할 경우 월파량은 약 5%~12% 증가되었으며 파압의 경우 상치 마루부에서 1.5~2.2배까지 증가되는 것을 확인 할 수 있었으며 상치형상이 다른 3가지의 경우에 바람의 작용이 추가될 경우 호안전면의 수리특성은 변화폭이 보다 크게 나타나는 것을 확인할 수 있었다. 따라서 새로운 상치형상의 호안 설계 시에는 이러한 실험결과를 토대로 파랑과 바람 공존장에 대한 보다 상세한 수리특성 검토가 수반되어야 할 것이다.