• Journal of Information Processing Systems
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• 제15권2호
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• pp.374-385
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• 2019

This paper presents an optimal implementation of a Daubechies-based pipelined discrete wavelet packet transform (DWPT) processor using finite impulse response (FIR) filter banks. The feed-forward pipelined (FFP) architecture is exploited for implementation of the DWPT on the field-programmable gate array (FPGA). The proposed DWPT is based on an efficient transpose form structure, thereby reducing its computational complexity by half of the system. Moreover, the efficiency of the design is further improved by using a canonical-signed digit-based binary expression (CSDBE) and advanced functional sharing (AFS) methods. In this work, the AFS technique is proposed to optimize the convolution of FIR filter banks for DWPT decomposition, which reduces the hardware resource utilization by not requiring any embedded digital signal processing (DSP) blocks. The proposed AFS and CSDBE-based DWPT system is embedded on the Virtex-7 FPGA board for testing. The proposed design is implemented as an intellectual property (IP) logic core that can easily be integrated into DSP systems for sub-band analysis. The achieved results conclude that the proposed method is very efficient in improving hardware resource utilization while maintaining accuracy of the result of DWPT.

• 한국인터넷방송통신학회논문지
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• 제22권5호
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• pp.105-110
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• 2022

국내의 메모리 반도체 설계 기술은 세계 최고의 수준이나, 아직까지 프로세서의 설계는 그에 미치지 못하여 메모리와 프로세서의 균형있는 발전을 이루지 못하고 있다. Xilinx에서 제공하는 Vivado 통합 환경을 이용하여 저렴한 비용으로 짧은 시간에 현장에서 즉석으로 쉽게 프로세서를 FPGA 반도체 칩에 구현할 수 있다. 본 논문에서는 유럽 및 전 세계의 대학 및 연구소에서 디지털시스템 설계에 널리 쓰이는 VHDL을 이용하여 32 비트 ARMv4 계열의 프로세서를 설계하고, Vivado에서 Xilinx FPGA로 구현 및 로직아날라이저로 검증하였다. 그 결과, FGPA로 구현된 ARM 프로세서가 ARM 명령어들로 구성된 프로그램을 성공적으로 수행하였다.

• 한국인터넷방송통신학회논문지
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• 제23권3호
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• pp.153-158
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• 2023

국내에서 시스템반도체 설계의 중요성이 대두되고 있으며, 메모리 반도체 설계 기술과의 균형있는 발전을 도모해야 한다. Xilinx에서 제공하는 Vivado 통합 환경 도구를 이용하여 짧은 시간에 큰 비용을 들이지 않고 프로세서를 Xilinx FPGA 반도체 칩에 구현할 수 있다. 본 논문에서는 레코드 자료구조를 지원하여 효율적으로 디지털 시스템을 설계할 수 있는 VHDL을 이용하여 32 비트 ARM 명령어를 실행할 수 있는 파이프라인식 비순차실행 수퍼스칼라 프로세서를 설계하였다. Vivado에서 광범위한 시뮬레이션을 수행한 후에, Xilinx FPGA로 합성, 구현 및 로직아날라이저로 검증하였다. 그 결과, 파이프라인식 비순차실행 수퍼스칼라 프로세서가 FGPA에서 성공적으로 동작하였다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 1993년도 Fifth International Fuzzy Systems Association World Congress 93
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• pp.975-976
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• 1993

This talk presents the overview of the author's research and development activities on fuzzy inference hardware. We involved it with two distinct approaches. The first approach is to use application specific integrated circuits (ASIC) technology. The fuzzy inference method is directly implemented in silicon. The second approach, which is in its preliminary stage, is to use more conventional microprocessor architecture. Here, we use a quantitative technique used by designer of reduced instruction set computer (RISC) to modify an architecture of a microprocessor. In the ASIC approach, we implemented the most widely used fuzzy inference mechanism directly on silicon. The mechanism is beaded on a max-min compositional rule of inference, and Mandami's method of fuzzy implication. The two VLSI fuzzy inference chips are designed, fabricated, and fully tested. Both used a full-custom CMOS technology. The second and more claborate chip was designed at the University of North Carolina(U C) in cooperation with MCNC. Both VLSI chips had muliple datapaths for rule digital fuzzy inference chips had multiple datapaths for rule evaluation, and they executed multiple fuzzy if-then rules in parallel. The AT & T chip is the first digital fuzzy inference chip in the world. It ran with a 20 MHz clock cycle and achieved an approximately 80.000 Fuzzy Logical inferences Per Second (FLIPS). It stored and executed 16 fuzzy if-then rules. Since it was designed as a proof of concept prototype chip, it had minimal amount of peripheral logic for system integration. UNC/MCNC chip consists of 688,131 transistors of which 476,160 are used for RAM memory. It ran with a 10 MHz clock cycle. The chip has a 3-staged pipeline and initiates a computation of new inference every 64 cycle. This chip achieved an approximately 160,000 FLIPS. The new architecture have the following important improvements from the AT & T chip: Programmable rule set memory (RAM). On-chip fuzzification operation by a table lookup method. On-chip defuzzification operation by a centroid method. Reconfigurable architecture for processing two rule formats. RAM/datapath redundancy for higher yield It can store and execute 51 if-then rule of the following format: IF A and B and C and D Then Do E, and Then Do F. With this format, the chip takes four inputs and produces two outputs. By software reconfiguration, it can store and execute 102 if-then rules of the following simpler format using the same datapath: IF A and B Then Do E. With this format the chip takes two inputs and produces one outputs. We have built two VME-bus board systems based on this chip for Oak Ridge National Laboratory (ORNL). The board is now installed in a robot at ORNL. Researchers uses this board for experiment in autonomous robot navigation. The Fuzzy Logic system board places the Fuzzy chip into a VMEbus environment. High level C language functions hide the operational details of the board from the applications programme . The programmer treats rule memories and fuzzification function memories as local structures passed as parameters to the C functions. ASIC fuzzy inference hardware is extremely fast, but they are limited in generality. Many aspects of the design are limited or fixed. We have proposed to designing a are limited or fixed. We have proposed to designing a fuzzy information processor as an application specific processor using a quantitative approach. The quantitative approach was developed by RISC designers. In effect, we are interested in evaluating the effectiveness of a specialized RISC processor for fuzzy information processing. As the first step, we measured the possible speed-up of a fuzzy inference program based on if-then rules by an introduction of specialized instructions, i.e., min and max instructions. The minimum and maximum operations are heavily used in fuzzy logic applications as fuzzy intersection and union. We performed measurements using a MIPS R3000 as a base micropro essor. The initial result is encouraging. We can achieve as high as a 2.5 increase in inference speed if the R3000 had min and max instructions. Also, they are useful for speeding up other fuzzy operations such as bounded product and bounded sum. The embedded processor's main task is to control some device or process. It usually runs a single or a embedded processer to create an embedded processor for fuzzy control is very effective. Table I shows the measured speed of the inference by a MIPS R3000 microprocessor, a fictitious MIPS R3000 microprocessor with min and max instructions, and a UNC/MCNC ASIC fuzzy inference chip. The software that used on microprocessors is a simulator of the ASIC chip. The first row is the computation time in seconds of 6000 inferences using 51 rules where each fuzzy set is represented by an array of 64 elements. The second row is the time required to perform a single inference. The last row is the fuzzy logical inferences per second (FLIPS) measured for ach device. There is a large gap in run time between the ASIC and software approaches even if we resort to a specialized fuzzy microprocessor. As for design time and cost, these two approaches represent two extremes. An ASIC approach is extremely expensive. It is, therefore, an important research topic to design a specialized computing architecture for fuzzy applications that falls between these two extremes both in run time and design time/cost. TABLEI INFERENCE TIME BY 51 RULES {{{{Time }}{{MIPS R3000 }}{{ASIC }}{{Regular }}{{With min/mix }}{{6000 inference 1 inference FLIPS }}{{125s 20.8ms 48 }}{{49s 8.2ms 122 }}{{0.0038s 6.4㎲ 156,250 }} }}

• 대한공업교육학회지
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• 제33권1호
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• pp.149-168
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• 2008

이 연구의 목적은 공업계열 전문계고등학교의 디지털 논리 회로 과목에서 '조합 논리 회로'단원에 시뮬레이션 수업을 적용하여 학생들의 디지털 논리회로에 대한 학업성취도에 미치는 효과를 알아보는 데 있다. 이 연구를 위해 경상북도에 소재한 공업계열 전문계고등학교 3학년 2개 학급을 실험 집단과 통제 집단으로 선정하였고, 3개의 영가설을 설정하여 검증하였다. 실험 설계는 이질통제집단 전후검사 설계를 사용하였다. 실험은 총 6차시에 걸쳐 이루어 졌으며, 실험 집단에는 PSpice 시뮬레이션 수업을 적용한 후 브레드보드를 이용한 실습을 실시하였고, 통제 집단에는 전통적인 강의식 수업을 적용한 후 브레드보드를 이용한 실습을 실시하였다. 자료의 통계 처리는 SPSSWIN (ver 10.0) 프로그램을 사용하였고, 두 집단의 평균 차이가 통계적으로 유의미한지 알아보기 위해 유의수준 .05로 설정하여 독립표본 t-검증을 하였다. 이 연구에서 얻어진 결론은 다음과 같다. 첫째, 시뮬레이션 수업은 집단 유형에 따른 학업성취 전체 영역에 대해서는 효과적인 수업 방법이라고 할 수 없다. 그러나 심동적 영역에서는 학업 성취도 향상에 효과적이었다. 둘째, 시뮬레이션 수업은 학업 수준에 따른 학업성취 전체 영역에 대해서는 효과적인 수업 방법이라고 할 수 없다. 그러나 인지적 영역과 심동적 영역에서는 중 하위 집단에, 정의적 영역에서는 하위 집단에 효과적이었다. 셋째, 시뮬레이션 수업은 실습 소요 시간의 단축에 효과적인 수업 방법이라고 할 수 없다. 그러나 하위 집단의 실습 소요 시간의 단축에는 효과적이었다. 이상의 연구 결과 시뮬레이션 수업은 주로 심동적 영역에서 효과적이었고, 상위 집단보다는 하위 집단으로 갈수록 학업 성취에 있어서 효과적이라는 것을 알 수 있었다. 그러므로 다양한 교수 학습 방법을 활용함으로써 학습 효과를 높일 수 있다는 점을 시사해 준다.

• 디지털융복합연구
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• 제15권10호
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• pp.437-444
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• 2017

꿈속의 세계를 독특한 시공간으로 묘사하며 꿈의 표현에 새로운 장을 연 크리스토퍼 놀란 감독의 영화 "인셉션(2012)"은 현실과 꿈 사이에서 환영에 빠져 있는 몽환적인 무의식의 세계를 잘 묘사하고 있다. 그러나 비현실적인 구조와 형태라는 실제적인 꿈의 모습과 본질에 대해서는 표현에 있어 한계와 모순점을 발견할 수 있는데 꿈의 실제적인 프레젠테이션 과정의 표현에 있어 프로이드의 정신분석학에 보다 가까운 데이빗 린치 감독의 영화 "멀홀랜드 드라이브(2001)"와의 비교 분석을 통해 프로이드가 언급한 꿈에 대한 해석과 맥락을 분석하려 한다. 영화 "인셉션"은 공상과학 영화의 관점에서 창조된 시공간과 풍부한 상상력은 높이 평가될 수 있으나 실제 꿈의 본질을 적용시킨다는 관점에서 논리적 개연성이 떨어짐을 알 수 있다. 반면 영화 "멀홀랜드 드라이브"는 비논리적이고 혼란스럽고 불유쾌한 무의식의 느낌에 대해 프로이드의 정신분석학적인 꿈의 해석에 입각한 논리와 질서를 부여해서 무의식의 사고과정과 흡사한 관점으로 묘사하고 있음을 알 수 있다. 이처럼 프로이드의 정신분석학의 관점에 입각한 꿈과 무의식의 묘사를 통해서만 꿈의 보다 더 리얼한 장면묘사가 가능하다고 할 수 있다.

• 전자공학회논문지
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• 제50권1호
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• pp.148-156
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• 2013

본 논문에서는 디지털 제어부를 공유하며, 회로 동작시간의 분배 방식을 통해 다중 출력을 지원하는 SMPS를 제안한다. 제안된 회로는 Pseudo Relaxation Oscillating 기법의 DPWM 발생기를 사용한다. 제안된 SMPS는 회로의 동작시간 분배 방식을 사용하여 기존의 DPWM 발생기에서 문제가 되는 큰 면적의 디지털 로직 컨트롤러를 공유하는 형태이기 때문에 칩 면적과 효율 측면에서 큰 이점을 가지지만, 각 DPWM 발생기의 실시간 제어가 어려우며 불안정한 출력 전압을 공급할 수 있다는 단점을 가진다. 이를 해결하기 위해 본 논문에서는 동작시간 분배 방식으로 인해 동작클록이 인가되지 않은 DPWM 발생기들의 출력전압을 실시간으로 피드백 받아 안정된 출력 전압을 공급할 수 있는 실시간 전류 보정 기법을 제안한다. 제안된 SMPS를 100MHz의 내부 제어 동작 주파수와 10MHz 스위칭 주파수로 동작시킬 시, 소모되는 내부 코어 회로의 최대 전류는 4.9mA이며, 출력 버퍼를 포함한 전체 시스템의 전력 소모는 30mA이다. 또한 800mA, 100KHz의 load current regulation 조건으로 시뮬레이션 시, 3.3V 출력전압에 대한 최대 리플 전압은 11mV, Over/Undershoot voltage는 각각 10mV, 19.6mV 이다. 코어 회로의 크기는 $700{\mu}m{\times}800{\mu}m$의 작은 면적으로 구현가능하다. 제안된 회로는 Dong-bu Hitek BCD $0.35{\mu}m$ 공정을 이용한 시뮬레이션을 통해 검증되었다.

• 전자공학회논문지
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• 제50권9호
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• pp.68-73
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• 2013

본 논문에서는 수면 중에 사용자의 건강상태를 모니터링 하기 위한 U-health 시스템으로 맥박 수와 맥박 파형 검출 회로를 제안하였다. 제안된 검출 회로의 출력은 배터리의 교체 없이 장시간 사용하기 위하여 건강 상태에 따라 맥박 수 또는 맥박 파형이 선택된다. 이러한 동작을 위해 제안된 신호 검출 회로는 ADC 모드 또는 카운트 모드로 동작하는 이중 모드 ADC와 간단한 디지털 로직으로 구성된 판별기를 사용하였다. 우선 초기에는 카운트 모드로 동작하는 이중 모드 ADC를 통해 4초 동안의 맥박 수를 검출한다. 검출된 맥박수는 판별기에서 1분간 누적한 뒤 건강 상태를 판별한다. 건강 이상 등으로 맥박 수가 설정된 정상 범위를 벗어난 경우 이중 모드 ADC는 ADC 모드로 동작하며 맥박 파형을 1kHz의 샘플링 주파수로 10bit의 디지털 데이터로 변환한다. 데이터는 버퍼에 저장하였다가 620kbps의 속도로 RF Tx를 통해 단말기로 전송한다. 이때 RF Tx는 모드에 따라 1분 혹은 1ms 간격으로 동작한다. 제안된 신호 검출 회로는 $0.11{\mu}m$ 공정으로 설계하였으며 $460{\times}800{\mu}m^2$의 면적을 차지한다. 측정결과 제안된 검출 회로는 1V의 동작 전압에서 카운트 모드에서는 $161.8{\mu}W$, ADC 모드에서는 $507.3{\mu}W$의 전력을 소모한다.

• 한국인터넷방송통신학회논문지
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• 제9권4호
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• pp.145-152
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• 2009

본 우리나라 고리원전 1호기의 주제어실은 2007년에 부분 개선되었고 2013년에 완전 개량형화 될 예정이다. 부분 개선을 통해 원래의 아나로그 설비를 일부 대체하는 디지털 제어설비가 도입되었으며 안전변수표시 장치같이 단독으로 사용되던 전산시스템이 발전소 전산시스템에 통합되었다. 2015년에는 디지털화를 바탕으로 한 한국표준원전주제어실의 개량이 예정되어 있으나 현장 엔지니어와 운전원들은 개량형주제어실에 대해 호의적이지 않은 실정이다. 따라서 현장 운전원과 엔지니어들의 수용성을 제고하고 또한 사용자 인터페이스와 계측제어 구조를 평가하기 위한 표준형원전의 개량형주제어실 모형이 개발되었으며 모형에는 운전원들의 업무 지원성을 향상시킬 수 있도록 화면이 다중 층으로 구성되며 층간에는 상황추종메뉴로 연결되어 있는 P&ID 베이스 디스플레이 시스템이 채택되었다. 이 시스템은 첫 번째 층에는 간략화 된 P&ID가 디스플레이 되고 계속해서 자세한 추가 정보를 디스플레이 할 수 있도록 고안하였다. 디지털 시스템의 신뢰성과 운전성을 고려한 한국표준원전 개량형주제어실(MCR)의 최종형태가 제시되었으며 추가해서 운전에 영향을 미치지 않도록 발전소 정기보수 기간 중에 주제어실 현대화 작업을 수행할 수 있는 방안이 제시되었다.

• 대한전자공학회논문지SP
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• 제37권5호
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• pp.94-104
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• 2000

차량 충돌 경보용 레이더 시스템의 개발에 있어 표적 추적의 정확도와 신뢰도는 매우 중요한 요소이다. 여러 표적을 동시에 추적할 때 중요한 것은 표적과 측정치와의 데이터 연관(data association) 이며, 부적절한 측정치가 어느 표적과 연관되면 그 표적은 트랙을 벗어나 추적능력을 잃어버릴 수 있고 심지어 다른 표적의 추적에도 영향을 줄 수 있다 지금까지 발표된 대부분의 데이터 연관 필터들은 근접하여 이동하는 표적들의 경우 이와 같은 문제점을 보여왔다 따라서, 현재 개발되고 있는 많은 알고리즘들은 이러한 데이터 연 관 문제의 해결에 초점을 맞추고 있다 본 논문에서는 순서통계(order statistics)를 이용한 새로운 다중 표적의 데이터 연관 방법에 대하여 서술하고자 한다 OSPDA와 OSJPDA로 불리는 제안된 방법은 각각 PDA 필터 또는 JPDA 필터에서 계산된 연관 확률을 이용하며 이 연관 확률을 결정 논리(dicision logic)에 의한 가중치로 함수화 하여 표적과 측정치 사이에 최적 혹은 최적 근처의(near optimal) 데이터 연관이 가능하도록 한 것이다 시뮬레이션 결과를 통해, 제안한 방법은 기존의 NN 필터, PDA 필터, 그리고 JPDA 필터의 성능과 비교 분석되었으며, 그 결과 제안한 OSPDA, OSJPDA 필터는 PDA, JPDA 필터보다 추적 정확도에 대해 각각 약 18%, 19% 이상으로 성능이 향상됨을 확인하였다 제안한 방법은 CAN을 통해 차량 엔진 등의 ECU와 통신하도록 개발된 DSP 보드를 이용하여 구현되었다