• 한국정보처리학회논문지
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• 제3권5호
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• pp.1187-1197
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• 1996

본 연구에서는 연구교육용 CAD 툴을 이용하여 이차원 디지탈필터를 설계 하고 모의 실험을 수행하였다. 이차원필터는 크게 일차원 디지탈필터와 선메모리 (line memory)로 구성되어있다. 일차원 디지탈필터에서의 속도 개선을 위하여 곱셈은 CSD (Canonical Signed Digit) 형태로 주어진 필터계수에 의하여 선이동방식 으로 수행 하며, 덧셈에는 CSA(carry-save adder)와 MA(Manchester adder)를 사용 하였다. 설계된 디지탈필터는, VHDL 모의실험의 경우 30 Mhz까지 동작하였으며, Berkeley CAD 툴에 의한 레이아웃 설계를 수행하여 IRSIM에 의하여 정상적인 동작을 확인하였다.

• Journal of the Optical Society of Korea
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• 제19권5호
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• pp.456-466
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• 2015

We investigated an anti-aliasing (AA) filter for digital camera photography by which the excessively high-frequency components of the image signal are suppressed to avoid the aliasing effect. Our optomechanical AA filter was implemented by applying rapid relative motions to the imaging sensor. By the engineered motion blur of the mechanical dithers, the effective point-spread function (PSF) of the imaging system could be tailored to reject the unwanted high-frequency components of the image. For optimal operations, we developed a spiral filter motion protocol that could produce a Gaussian-like PSF. We experimentally demonstrated that our AA filter provides an improved filtering characteristic with a better compromise of the rejection performance and the signal loss. We also found that the pass band characteristic can be enhanced further by a color-differential acquisition mode. Our filter scheme provides a useful method of digital photography for low-error image measurements as well as for ordinary photographic applications where annoying $moir{\acute{e}}$ patterns must be suppressed efficiently.

• 전력전자학회논문지
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• 제26권5호
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• pp.307-314
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• 2021

Even though the LCL filters have superior harmonic attenuation ability to L filters, stability has always been an issue. The system could be unstable because of the resonance phenomenon, especially when digital controller is used. Adding a notch filter to the compensator is one approach to solve the problem. Resonance phenomenon can be inhibited by aligning notch frequency to system resonance frequency. However, resonance frequency variation can be obtained because the actual system has a nonstationary characteristic. Therefore, the system could be unstable, where the system parameters are changed when the conventional notch filter is used. An adaptive digital notch filter that stabilizes the system even system parameters are changed. Simulation and experiment results are provided to verify the validity of the proposed adaptive filter.

• 대한전자공학회논문지TC
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• 제40권12호
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• pp.155-160
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• 2003

ADC (Analog-to-Digital Converter) 와 DSP (Digital Signal Processor) 의 성능이 향상됨에 따라 아날로그 방식으로 처리하던 IF(Intermidiate Frequency) 대역의 신호를 디지털 방식으로 처리할 수 있게 되었다. 이를 디지털 라디오 또는 디지털 IF라 하고 이는 SDR (software definied radio) 의 초기단계라 할 수 있다. 디지털 라디오 개념을 수신단에 적용할 경우 오버샘플링에 의한 처리 이득을 얻을 수 있으며, 다중 캐리어방식의 수신단 설계가 가능하다. 디지털 수신기에서는 연산량 이득을 위해 데시메이션이 이루어지며, CIC (Cascaded Integrated Comb) 및 halfbandHalfband 필터 등이 앨리어싱방지 필터로 사용된다. 그런데, CIC 필터는 필연적으로 통과대역 내에서 롤 오프 현상이 발생하며, 이것은 수신단 필터의 통과대역 평탄도를 악화시켜서 수신성능의 저하를 초래한다. FIR 필터를 이용하여 보상해 주어야 한다. 본 논문에서는 W-CDMA 디지털 수신기의 수신성능에 최적인 CIC 롤오프 보상 필터를 설계방법을 제시하고, 설계된 필터가 CIC필터의 롤오프 특성을 보상하여 BER(Bit Error Rate)을 최소화시킴을 컴퓨터 시뮬레이션을 통해 확인하였다. 필터 성능을 검증하였다.

• 융합신호처리학회논문지
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• 제4권1호
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• pp.49-55
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• 2003

현대산업사회의 발전에 따라 신호처리 분야 중 디지털필터의 사용은 급격히 증가하고 있으며, 특히 디지털 영상처리, 디지털 음성처리, CATV 및 각종 통신 분야 등에서 카메라의 Detail processor, Y/C separator, Ghost제거 필터, 표준변환기(NTSC-PAL), Noise reducer 등으로 많이 사용되고 있다. 이러한 디지털필터에는 일반적으로 IIR(infinite impulse response)과 FIR(finite impulse response) 필터가 있으며, 본 논문에서는 구현이 용이하고 선형위상특성을 갖는 FIR 디지털필터를 설계하였다. FIR 디지털필터 설계에 있어서 통과대역의 차단주파수 부근에서 깁스(gibbs) 현상에 의해 생긴 리플을 완화하기 위해 window함수를 사용한다. 그러나, 기존의 window는 고정된 값으로 되어 있으므로 설계목적에 적합한 window함수를 선택함에 있어 다소 문제점이 있다. 따라서, 본 논문에서는 설계목적에 따라 서 융통성있게 선택이 가능한 파라메터를 부가한 변형된 Hanning window를 설계하였으며, 타당성을 입증하기 위해 디지털필터를 설계하여 기존의 Hamming, Hanning, Blackman, Kaiser window와 비교하였으며, 판단기준으로 peak side-lobe와 천이특성 등을 사용하였다.

• 한국산학기술학회논문지
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• 제10권11호
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• pp.3087-3093
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• 2009

디지털 필터는 다양한 디지털 신호처리 분야에서 필수 불가결하게 사용되는 기본 요소이다. 디지털 필터는 이진수의 덧셈과 곱셈을 기본 연산으로 하기 때문에 이진수로 나타낸 필터의 계수 및 차수에 의해 연산 속도, 전력소비 등의 성능이 결정 될 뿐만 아니라 VLSI 기술을 이용하여 디지털 필터가 반도체 칩으로 제작되는 경우, 칩의 면적에 영향을 미치게 된다. 본 연구에서는 디지털 필터의 성능을 개선하기 위하여 2의 보수로 표현되는 이진 필터 계수 데이터들에 대하여 0 디지트의 개수를 최대로 표현할 수 있도록 하는 두 가지 알고리즘을 적용하여 필터의 연산속도를 증가 시키고, 공통 부분식 소거법을 적용하여 필터의 덧셈 연산을 간소화 시키며 곱셈 연산을 shift 연산으로 대체하여 디지털 필터 설계를 간단히 할 수 있는 방법을 제시하였다. 제안한 방법은 FPGA를 이용한 디지털 필터로 구현하여 성능을 평가하였다.

• ETRI Journal
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• 제35권4호
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• pp.697-705
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• 2013

Emerging trends in the area of digital very large scale integration (VLSI) signal processing can lead to a reduction in the cost of the cochlear implant. Digital signal processing algorithms are repetitively used in speech processors for filtering and encoding operations. The critical paths in these algorithms limit the performance of the speech processors. These algorithms must be transformed to accommodate processors designed to be high speed and have less area and low power. This can be realized by basing the design of the auditory filter banks for the processors on digital VLSI signal processing concepts. By applying a folding algorithm to the second-order digital gammatone filter (GTF), the number of multipliers is reduced from five to one and the number of adders is reduced from three to one, without changing the characteristics of the filter. Folded second-order filter sections are cascaded with three similar structures to realize the eighth-order digital GTF whose response is a close match to the human cochlea response. The silicon area is reduced from twenty to four multipliers and from twelve to four adders by using the folding architecture.

• 반도체디스플레이기술학회지
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• 제20권3호
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• pp.71-76
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• 2021

Digital decimation filters are used in various digital signal processing systems using ADCs, including digital communication systems and sensor network systems. When the sampling rate of digital data is reduced, aliasing occurs. So, an anti-aliasing filter is necessary to suppress aliasing before down-sampling the data. Since the anti-aliasing filter has to have a sharp transition band between the passband and the stopband, the order of the filter is very high. However, as the order of the filter increases, the complexity and area of the filter increase, and more power is consumed. Therefore, in this paper, we propose two types of decimation filters, focusing on reducing the area of the hardware. In both cases, the complexity of the circuit is reduced by applying the required down-sampling rate in two times instead of at once. In addition, CIC decimation filters without a multiplier are used as the decimation filter of the first stage. The second stage is implemented using a CIC filter and a down sampler with an anti-aliasing filter, respectively. It is designed with Verilog-HDL and its function and implementation are validated using ModelSim and Quartus, respectively.

• 융합신호처리학회논문지
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• 제9권1호
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• pp.62-74
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• 2008

본 논문에서는 전파천문용으로 사용하기 위한 대칭형 디지털 필터 코어의 설계를 제안한다. 본 논문에서는 Xilinx사의 Virtex-4 SX55 모델의 FPGA칩을 기반으로 한국우주전파관측망(Korean VLBI Network; KVN)의 자료획득시스템에서 요구하는 FIR 필터 코어의 기능을 VHDL 코드로 설계하였다. 본 논문에서 설계한 디지털 필터는 디지털 필터계수를 공유하여 시스템의 효율을 증대시킨 대칭형 구조(Symmetric Structure)를 갖는다. 대칭구조의 디지털 필터(Symmetric FIR Filter Unit; SFFU)는 제한된 시스템 클록을 이용하여 데이터의 처리를 효과적으로 수행하기 위해 병렬처리 방법을 사용한다. 따라서 본 논문에서는 SFFU의 효율적인 설계를 위해 전체적인 IP core의 합성 및 실험에는 통합 합성 소프트웨어 ISE Foundation을 사용하였으며, GUI 환경이 뛰어난 core generator를 활용하였다. 설계한 디지털 필터 코어의 합성 결과, 최대 동작 주파수는 260MHz를 약간 상회하는 수준까지 달성하였으며, 슬라이스, LUT 등의 리소스 사용량은 40% 이하임을 확인하였다 또한 Mentor Graphics사의 Modelsim 6.la 버전을 이용하여 SFFU(Symmetric FIR Filter Unit)의 시뮬레이션을 수행한 결과, 오류 없이 작동하는 것을 확인하였다. SFFU의 기능을 확인하기 위하여 추가적으로 Matlab을 이용하여 의사 신호를 이용한 시뮬레이션을 수행하였다. 시뮬레이션과 설계한 디지털 FIR 필터의 비교실험결과에서 FIR 필터의 기능을 수행하고 있음을 확인할 수 있어 본 논문에서 FPGA와 VHDL을 이용하여 설계한 대칭구조의 디지털 FIR 필터의 유효성을 확인할 수 있었다.

• 한국인터넷방송통신학회논문지
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• 제10권3호
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• pp.11-17
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• 2010

다중 규격, 다중 대역, 다중 서비스 시스템간의 유연한 인터페이스를 보장하기 위한 SDR(Software Defined Radio)기술의 구현을 위해서는 안정성 및 저전력, 저연산량의 DDC(Digital Down Conversion)기술이 필수적이다. DDC 기술은 디지털 채널 필터로 이루어진다. 이 때 일반적인 디지털 필터는 유한어장으로 인하여 오버플로우나 반올림 오차에 취약한 단점이 있다. 이에 본 논문에서는 이러한 단점을 보완하는 DDC 구조를 제안하였다. 그 방법으로 WDF(Wave Digital Filter)를 이용한 구조는 그 구조상 반올림 오차에 의한 잡음에 강하다. 따라서 필터계수의 단어길이가 짧을 경우 유용하게 사용된다. 또한 IIR기반의 필터이기 때문에 FIR기반의 필터보다 탭수가 줄어들므로 연산량이 줄어든다. 제안한 DDC구조에 사용된 CIC(Cascaded Integrator Comb) 필터, WDF, IFOP(Interpolated Fourth-Order Polynomials)에 대하여 분석하였으며, 모의실험을 통하여 결과를 확인하였다.