• 정보보호학회논문지
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• 제18권1호
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• pp.41-47
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• 2008

본 논문에서는 유한 필드 GF($2^m$)상에서 모듈러 곱셈과 제곱을 동시에 수행하는 새로운 디지트 단위 LSB-우선 시스톨릭 구조를 제안한다. 디지트의 크기를 L이라고 할 경우, $L{\times}L$ 크기의 디지트 구조로 유도하기 위하여 기존의 곱셈과 제곱을 동시에 수행하는 알고리즘을 사용하고, 그 알고리즘에서 유도된 구조의 각 셀을 분리하고 인덱스 변환시킨 후 병합하는 방법을 사용한다. 본 논문에서 제안된 구조는 암호 프로세서를 위한 기본 구조로 이용될 수 있고, 단순성, 규칙성, 병렬성으로 인해 VLSI 구현에 적합하다.

• Journal of Electrical Engineering and Technology
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• 제10권2호
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• pp.699-707
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• 2015

Although digit character recognition has got a significant improvement in recent years, it is still challenging to achieve satisfied result if the data contains an amount of distracting factors. This paper proposes a novel digit character recognition approach using a multi-layer hierarchical model, Hybrid Restricted Boltzmann Machines (HRBMs), which allows the learning architecture to be robust to background distracting factors. The insight behind the proposed model is that useful high-level features appear more frequently than distracting factors during learning, thus the high-level features can be decompose into hybrid hierarchical structures by using only small label information. In order to extract robust and compact features, a stochastic 0-1 layer is employed, which enables the model's hidden nodes to independently capture the useful character features during training. Experiments on the variations of Mixed National Institute of Standards and Technology (MNIST) dataset show that improvements of the multi-layer hierarchical model can be achieved by the proposed method. Finally, the paper shows the proposed technique which is used in a real-world application, where it is able to identify digit characters under various complex background images.

• 전자공학회논문지SC
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• 제39권3호
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• pp.201-210
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• 2002

본 논문에서는 뉴런모스를 사용한 다운리터럴(Down-Literal) 회로블록과 전류미러 스위치 블록을 사용하여 3.3(V)의 저전력과 고속에서 동작하는 4치 아날로그 변환기(Quartenary to Analog Converter : QAC)를 설계하였다. 다운리터럴 회로를 사용하여 4치입력을 전류미러 스위치의 제어신호로 전환하고 전류미러 스위치는 4치입력에 해당하는 아날로그 신호를 출력한다. 제안된 구조로 설계된 QAC는 고속의 정착시간과 저전력소모의 특징을 가지며 CMOS 0.35㎛ n-well 공정을 사용한 실험 결과를 통해서 3.3(V)의 단일 전원을 사용하여 6MHz의 표본속도와 24.5mW의 전력소모를 확인한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.236-239
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• 1999

This paper describes a low-power design of decimation filter. To reduce power consumption, an approximate processing method which controls the error in canonic signed digit(CSD) coefficients is proposed. The CSD representation reduces the number of operations by representing multiplications with add and shift operations. The proposed method further reduces the number of operations by controlling the error of CSD coefficient. Processor type architecture is used to implement the proposed method. Simulation result shows that the number of operations is reduced to 56%, 35% and 10% at each approximated filter level.

• 대한전자공학회논문지SD
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• 제38권7호
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• pp.455-463
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• 2001

본 논문에서는 많은 연산을 필요로 하는 디지털 필터의 저전력화를 위한 새로운 저전력 기법을 제안한다. 제안된 저전력 기법에서는 CSD (canonic signed digit)숫자의 유효 표현 범위를 결정하는 nonzero digit 와 ternary digit의 값에 따른 필터의 차단대역 특성 변화를 이용하여, 다단계의 필터 차단 대역 특성을 가지는 가변 CSD 계수를 얻고 이를 approximate processing 기법에 적용하였다. 제안된 저전력 필터 설계기법의 성능을 확인하기 위하여 4개의 필터 차단대역 특성을 사용하는 AC '97 과표본화 ADC용 decimation 필터의 설계에 적용하였다. Decimation필터 중 제안된 저전력 기법을 적용한 두 half-band 필터의 연산량은 제안된 기법을 적용하지 않은 경우에 비해 각각의 근사화 수준에서 단위 출력 샘플 당 63.5, 35.7, 13.9 %의 덧셈 연산만을 수행하여 필터의 출력을 얻을 수 있었다. Decimation 필터는 0.6㎛ CMOS SOG 라이브러리를 사용하여 제작·실험하였으며, 실험결과 입력 신호의 attenuation에 따라 전체 소모전력의 약 3.8 %에서 9 %의 소모전력이 감소되었음을 확인하였다. 제안된 가변 CSD 계수를 이용한 approximate processing 방식은 특히 음성 대역 및 오디오 대역의 신호처리와 과표본화 ADC/DAC의 decimation/interpolation과 같은 multirate 시스템에 적합하다.

• 전기전자학회논문지
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• 제7권2호
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• pp.135-143
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• 2003

본 논문에서는 다치논리(Multiple-Valued Logic : MVL)를 위한 데이터 변환기의 설계방법에 대해서 논의한다. 3.3 v의 단일 전원의 4 디지트의 CMOS 아날로그 4치 변환기(Analog to Quaternary Converter : AQC)와 4치 아날로그 변환기(Quaternary to Analog Converter)를 뉴런모스를 사용한 다운리터럴회로(Down-Literal Circuit : DLC)를 사용하여 설계하였다. 뉴런모스 다운리터럴회로는 제안된 AQC와 QAQ가 4개의 전압 레벨값을 출력과 입력으로 사용하게 하며, 소자의 다중 문턱전압 특성을 갖게한다. 제안된 AQC -QAC 회로는 구조면에서 전전력 소모의 특성을 갖는다.