• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
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• pp.79-82
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• 2000

This paper describes a delay locked loop with selective starting point for use in a high-frequency systems. SSRDLL (selective starting point RDLL) has been simulated in a 0.25$\mu\textrm{m}$ standard n-well CMOS process parameter to realize a fast lock-on time. This DLL is shown to be insensitive to variations in PVTL. The simulated lock time of the proposed SSRDLL is within 4 clock cycles at 333㎒ clock input.

• 한국통신학회논문지
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• 제21권8호
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• pp.2043-2054
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• 1996

In this paper, Digital Delay Locked Loop(DDLL) is designed, implemented and analysed by experiment whose results show that it is possible to track the received signal by this scheme. Designed digital DLL has an advantage that it is not needed to maintain gain balance between early and late channels, which has been problem with an analog DLL. Also DDLL has more improved noise performance compared to analog DLL due to noise level limitation and noise cancellation characteristics. For various loop parameters, their effects on loop performance are analysed and simulated. Proposed DDLL is the first attempt as a digital approach in code tracking loop and it is expected to be a good reference for spread spectrum communication research.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권4호
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• pp.387-394
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• 2016

This paper presents a fully digital delay locked loop (DLL) that can acquire lock in four clock cycles with a resolution of a 1/4 NAND-delay. The proposed DLL with a multi-dither-free phase detector acquires the initial lock in four clock cycles with 1/2 NAND-delay. Then, it utilizes a multi-dither-free phase detector, a region accumulator, and phase blenders, to improve the resolution to a 1/4 NAND-delay. The region accumulator which continuously steers the control registers and the phase blender, adaptively controls the tracking bandwidth depending on the amount of jitter, and effectively suppresses the dithering jitter. Fabricated in a 65 nm CMOS process, the proposed DLL occupies $0.0432mm^2$, and consumes 3.7 mW from a 1.2-V supply at 2 GHz.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권2호
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• pp.73-79
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• 2011

This paper describes a reset-free delay-locked loop (DLL) for a memory controller application, with the aid of a hysteresis coarse lock detector. The coarse lock loop in the proposed DLL adjusts the delay between input and output clock within the pull-in range of the main loop phase detector. In addition, it monitors the main loop's lock status by dividing the input clock and counting its multiphase edges. Moreover, by using hysteresis, it controls the coarse lock range, thus reduces jitter. The proposed DLL neither suffers from harmonic lock and stuck problems nor needs an external reset or start-up signal. In a 0.13-${\mu}m$ CMOS process, post-layout simulation demonstrates that, even with a switching supply noise, the peak-to-peak jitter is less than 30 ps over the operating range of 500-1200 MHz. It occupies 0.04 $mm^2$ and dissipates 16.6 mW at 1.2 GHz.

• 대한전자공학회논문지SD
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• 제37권7호
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• pp.43-49
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• 2000

본 논문에서는 DDR(Double Data Rate) Synchronous DRAM에서 안전한 데이터 영역(tDV) 확보를 위한 DDL(Delay Locked Loop) 회로인 ADD(Alternate Directional Delay)회로 방식을 제안하였다. 본 방식은 디지털 DLL의 단점인 부가회로 면적(area-overhead)을 절감할 수 있는 방식으로ㅆ, 하나의 지연회로 체인(chain)을 이용하여 동시에 양방향으로 클럭을 발생할 수 있도록 함으로써 기존의 SMD(Synchronous Mirror Delay)방식에 비해 약 2배의 부가회로 면적을 감소할 수 있도록 설계하였다. 또한 설계한 ADD방식이 지터(jitter)는 50ps-140ps이고, 동ㅈ가 주파수 영역은 166MHz-66MHz이다.(205V, TYP, 동작조건)

• 한국정보통신학회논문지
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• 제21권7호
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• pp.1261-1266
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• 2017

지연 시간 전압 분산 변환기 (DVVC) 및 평균 회로 (AC)가 있는 지터 억제 지연 고정 루프 (DLL) 기반 클록 발생기를 제안하였다. 제안한 클록 발생기는 지연고정루프에서 무작위로 발생하는 지터와 회로의 구조에 의해 발생하는 지터를 억제하도록 하였다. 지연 시간 전압 분산 변환기는 각 지연단의 지연 차이를 감지하고 출력 전압을 생성한다. 평균회로는 두개의 연속되는 지연 시간 전압 분산 변환기의 출력 전압을 평균화 한다. 지연 시간 전압 분산 변환기 및 평균 회로는 연속적인 지연단의 지연 시간을 평균화하고 모든 지연단의 지연 시간을 동일하게 만든다. 또한 루프필터 출력 전압의 변동을 줄이기 위해 부궤환 기능으로 효과적인 작동을 하는 스위치가 있는 커패시터가 도입되었다. One-poly six-metal $0.18{\mu}m$ CMOS 공정으로 제작 된 DLL 기반 클록 발생기의 측정 결과는 13.4 ps rms 지터특성을 보여준다.

• Journal of Positioning, Navigation, and Timing
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• 제1권1호
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• pp.1-6
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• 2012

For a Global Positioning System (GPS) receiver, it is known that a Vector Delay Locked Loop (DLL) in which the code signals of each satellite are tracked in parallel by using navigation results shows better performance in the aspect of the tracking accuracy and the robustness than that of a Scalar DLL. However, the quantitative analysis and the logical grounds for that performance enhancement of the Vector DLL are not sufficient. This paper, therefore, proposes the structure of the GPS receiver with the Vector DLL and analyzes the performance of it. The tracking and the positioning accuracy of the Vector DLL are theoretically analyzed and confirmed by simulation results. From the simulation results, it can be seen that the tracking and positioning accuracy has been improved about 30% in case that the receiver is static and the positioning is conducted for every Pre-detection Integration Time (PIT) while C/N0 is 45 dB-Hz.

• 한국정보통신학회논문지
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• 제17권1호
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• pp.137-144
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• 2013

125 MHz 동작 주파수에서 32개의 다중 위상의 클럭을 출력하는 지연 고정 루프(DLL: delay-locked loop)를 제안한다. 제안된 다중 위상 지연 고정루프는 delay line의 differential non-linearity (DNL)를 개선하기 위해 $4{\times}8$ matrix 구조의 delay line을 사용한다. 또한, $4{\times}8$ matrix delay line 입력 단의 네 지점에 공급되는 클럭의 위상을 보정함으로써 제안하는 지연 고정 루프의 integral non-linearity (INL)을 개선한다. 제안된 지연 고정 루프는 1.2 V의 공급전압을 이용하는 $0.11-{\mu}m$ CMOS 공정에서 제작하였다. 제작된 지연 고정 루프는 40 MHz에서 280 MHz의 동작 주파수 범위를 가지며, 125 MHz 동작 주파수에서 측정된 DNL과 INL은 각각 +0.14/-0.496 LSB, +0.46/-0.404 LSB이다. 입력 클럭의 peak-to-peak jitter가 12.9 ps일 때 출력 클럭의 측정된 peak-to-peak jitter는 30 ps이다. 제작된 고정 지연 루프의 면적과 전력 소모는 각각 $480{\times}550{\mu}m^2$과 9.6 mW이다.

• 한국정보통신학회논문지
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• 제1권1호
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• pp.55-64
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• 1997

스펙트럼 확산통신(SS)은 CDMA 시스템의 핵심기술이다. 그러나, 스펙트럼확산 통신 방식에 있어서 가장 중요한 문제는 동기방식이다. 동기방식 에는 Delay Locked Loop (DLL), Tau-dither, SO(Synchronous Oscillator) 등이 있다. 그러나, 이러한 것들은 아날로그 동작이기 때문에 조정이 어렵고 크기가 크다는 단점이 있다. 본 연구에서는, Digital Delay Locked Loop (DDLL)을 설계 제작하고 그의 성능을 전력선 전송시스템 실험을 통하여 평가하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.963-966
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• 2003

This paper proposes a new locking algorithm of the delay locked loop (DLL) which reduces the lock-acquisition time and eliminates false locking problem to enlarge the operating frequency range. The proposed DLL uses the modified phase frequency detector (MPFD) and the modified charge pump (MCP) to avoid the false locking problem. Adopting a new lock detector that measures delay between elects helps the fast lock-acquisition time greatly. The idea has been confirmed by HSPICE simulations in a 0.35-${\mu}{\textrm}{m}$ CMOS process.