• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 학술회의 논문집 정보 및 제어부문 B
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• pp.924-927
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• 2003

In this paper, we design the memory tester chip set playing an important role in the memory tester as central parts. Memory tester has the sixteen inner instructions to control the test sequence and the address and data signals to DUT. These instructions are saved in memory with each chip such as sequence chip and address/data generator chip. Sequence chip controls the test sequence according to instructions saved in the memory. And Generator chip generates the address and data signals according to instructions saved in the memory, too.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2004년도 심포지엄 논문집 정보 및 제어부문
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• pp.153-155
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• 2004

In this paper, we design the memory tester chip playing an important role in the memory tester as central parts. Memory tester has the sixteen inner instructions to control the test sequence and the address and data signals to DUT. These instructions are saved in memory with each block such as sequencer and pattern generator. Sequencer controls the test sequence according to instructions saved in the memory. And Pattern generator generates the address and data signals according to instructions saved in the memory, too. We can use these chips for various functional test of memory.

• 반도체디스플레이기술학회지
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• 제22권1호
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• pp.49-53
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• 2023

In this paper, we propose an antirandom pattern-based test method considering power consumption to compensate for the problem that the fault coverage through random test decreases or the test time increases significantly when the DUT circuit structure is complex or large. In the proposed method, a group unit test pattern generation process and rearrangement process are added to improve the problems of long calculation time and high-power consumption, which are disadvantages of the previous antirandom test.

• 한국정밀공학회지
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• 제14권9호
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• pp.68-79
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• 1997

A six DOF fine manipulator based on magnetic levitation is developed. Since most of magnetic levitation system are inherently unstable, a proposed magnetically levitated fine manipulator is implemented by use of an antagonistic structure to increase stability. From mathematical modeling and experiment, the equations of motion are derived. In addition, a six DOF sensing system is implemented by use of three 2-axis PSD sensors. A model reference-$H_{\infty}$ controller is applied to the system for the position control, In application of the fine manipulator, a wafer probing system is proposed to identify nonfunctional circuts. The probing system requires compliance to avoid destruction of DUT(device under test). A feedfor- ward-PD controllers are presented by the terms of the position accuracy, the settling time and the force accuracy.y.

• 반도체디스플레이기술학회지
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• 제23권1호
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• pp.25-35
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• 2024

In the present modern day, as the complexity and size of SoC(System on Chip) increase, the importance of design verification are increasing, Therefore it takes a lot of time to verify the design. There is an emerging need to manage the verification environment faster and more efficiently by reusing the existing verification environment. UVM-based verification is a standardized and highly reliable verification method widely adopted and used in the semiconductor industry. This paper presents a UVM-based verification for the 4 tap equalizer module with a systolic array structure. Through the constraints randomization, it was confirmed that various test scenarios stimulus were generated. In addition, by verifying a simulation comparing the actual DUT outputs with the MATLAB reference outputs, the reuse and efficiency of the UVM test bench could be confirmed.

• 융합신호처리학회논문지
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• 제10권4호
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• pp.274-279
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• 2009

시스템수준 설계방법론에서 널리 사용하고 있는 설계흐름도는 시스템명세, 시스템수준의 HW/SW 분할, HW/SW 통합설계, 가상 또는 물리적 프로토타입을 이용한 통합검증, 시스템통합으로 구성된다. 본 논문에서는 SystemVerilog와 SystemC를 기반으로 하여 신속한 기능검증이 가능한 native-code 통합검증환경과 클럭수준 검증까지 가능한 계층화 통합검증환경을 각각 구현하였다. Native-code 통합검증환경은 시스템수준 설계언어인 SystemC를 이용하여 HW/SW 분할단계를 수행한 후, SoC 설계의 HW부분과 SW부분을 각각 SystemVerilog와 SystemC로 모델링하여 상호작용을 하나의 시뮬레이션 프로세스로 검증한다. 계층화된 SystemVerilog 테스트벤치는 임의의 테스트벡터를 생성하여 DUT의 모서리 시험을 포함하는 검증환경으로 본 논문에서는 SystemC를 도입하여 다중 상속을 가지는 통합검증환경의 구성요소를 먼저 설계한 후, SystemVerilog DPI와 ModelSim 매크로를 이용하여 SystemVerilog 테스트벤치와 결합된 통합검증환경을 설계한다. 다중 상속은 여러 기초클래스를 결합한 새로운 클래스를 정의하여 코드의 재사용성을 높이는 장점을 가지므로, 본 논문의 SystemC를 도입한 통합검증환경 설계는 검증된 기존의 코드를 재사용할 수 있는 이점을 가진다.

• 한국식품과학회지
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• 제48권1호
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• pp.48-53
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• 2016

본 연구에서는 막걸리 양조업체에서 주로 사용되고 있는 발효제인 입국과 개량누룩을 이용한 막걸리 술덧 양조 시 발효성 당 함량의 분석방법간 결과 비교를 통하여 다수의 막걸리 양조업체에서 발효성 당 분석 시 적용하고 있는 굴절계 분석 방법의 정확도 검증 및 HPLC 분석결과를 기준으로 DNS법, 펠링법, 포도당 키트를 사용한 분석결과와의 유의성 검정을 통하여 분석방법간 차이를 확인함으로써 영세 규모 막걸리 양조업체에서도 정밀 분석 장비를 사용하지 않고 용이하게 발효성 당 분석을 실시할 수 있는 분석방법 적용에 대한 근거를 제시하고자 하였다. DNS법과 펠링법은 발효성 당 분석 기준으로 설정한 HPLC 분석 결과와 가장 유사한 결과를 나타내었으나 포도당 키트와 굴절계를 사용한 분석결과는 HPLC 분석 결과와 큰 차이를 나타내는 것으로 확인되었다. 특히, 굴절계를 사용한 분석 결과의 경우 발효 전주기를 통하여 경시적 변화가 확인되지 않았으며, 발효성 당이 대부분 소비되는 발효 말기에도 매우 높은 당도를 나타내는 것으로 확인되었다. 따라서, 현재 다수의 막걸리 양조업체에서 발효성 당 분석 시 적용하고 있는 굴절계를 이용한 당도 분석은 적합하지 않으며, 술덧 발효 관리 시 오류를 발생시킬 수 있는 가능성이 매우 클 수 있으므로 분광광도계와 같은 별도의 분석 장비를 사용하지 않고 용이하게 발효성 당 분석을 실시할 수 있는 펠링법의 적용이 양조업체에서 적용할 수 있는 가장 정확하고 효율적인 방법으로 볼 수 있다.

• 전기전자학회논문지
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• 제18권3호
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• pp.305-312
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• 2014

기존의 Verilog테스트벤치로 원전용 안정등급 제어기기와 같이 복잡하고 높은 신뢰도를 요구하는 모듈의 테스트는 수작업으로만 수행된 결과를 가지고 RTL단계의 검증을 마무리하기에는 현실적으로 많은 시간과 노력이 필요하다. UVM은 기존의 테스트벤치의 한계점을 보완하는 계층적 테스트벤치의 구조를 갖고 있어 DUT의 검증을 위한 테스트개선에 대해 테스트벤치의 수정을 간편하게 할 수 있다. 비록 구축과정이 다소 복잡하긴 하지만 테스트 벤치의 컴포넌트들인 driver나 sequence 등을 사용함으로 constraint random test를 가능하게 하여 test vector 작성을 편리하게 한다. 본 논문에서는 기존의 테스트벤치와 계층적 테스트벤치인 UVM테스트벤치를 사용하여 실제 시뮬레이션 하고 커버리지를 분석하여 코드커버리지를 간편하게 향상 할 수 있음을 보였다.

• 한국소음진동공학회:학술대회논문집
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• 한국소음진동공학회 2005년도 춘계학술대회논문집
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• pp.150-153
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• 2005

The rifle impact of human body is affected by geometry of human for rifling. The interaction of human-rifle system influence a firing accuracy. In this paper, impact analysis of human model for standing postures with two B.C. carried out. ADAMS code and LifeMOD is used in impact analysis of human model and modeling of the human body, respectively. On the shooting, human model is affected by rifle impact during the 0.001 second. Also, Because Human Natural frequency is 5-200Hz, human impact is considered during 0.2-0.005 sec. Dut to the Firng test, Performed simulation time for shooting is 0.1 second. Applied constraint condition to human-rifle system is rotating and spherical condition. Also, The resulrt of changin the position of the grip is dfferent from the each other. As the results, The human model of firing was built successfully.

• Journal of electromagnetic engineering and science
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• 제13권1호
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• pp.54-61
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• 2013

An equivalent model has been developed to estimate the electromagnetic immunity for integrated circuits under a complex electromagnetic environment. The complete model is based on the characteristics of the equipment and physical configuration of the device under test (DUT) and describes the measurement setup as well as the target integrated circuits under test, the corresponding package, and a specially designed printed circuit board. The advantage of the proposed model is that it can be applied to a SPICE-like simulator and the immunity of the integrated circuits can be easily achieved without costly and time-consuming measurements. After simulation, measurements were performed to verify the accuracy of the equivalent model for immunity prediction. The improvement of measurement accuracy due to the added effect of a bi-directional coupler in the test setup is also addressed.