• ETRI Journal
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• 제26권6호
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• pp.583-588
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• 2004

In this paper we investigate the effect of a shield metal line inserted between adjacent bit lines on the refresh time and noise margin in a planar DRAM cell. The DRAM cell consists of an access transistor, which is biased to 2.5V during operation, and an NMOS capacitor having the capacitance of 10fF per unit cell and a cell size of $3.63{\mu}m^2$. We designed a 1Mb DRAM with an open bit-line structure. It appears that the refresh time is increased from 4.5 ms to 12 ms when the shield metal line is inserted. Also, it appears that no failure occurs when $V_{cc}$ is increased from 2.2 V to 3 V during a bump up test, while it fails at 2.8 V without a shield metal line. Raphael simulation reveals that the coupling noise between adjacent bit lines is reduced to 1/24 when a shield metal line is inserted, while total capacitance per bit line is increased only by 10%.

• 대한전자공학회논문지SD
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• 제38권5호
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• pp.329-337
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• 2001

고유전 (Ba, Sr)TiO/sub 3/ (BST) 박막을 이용한 DRAM storage capacitor의 저전계 영역에서의 전하손실을 발생시키는 커패시터의 누설전류는 유전완화전류와 진성 누설전류로 이루진다고 알려져 있다. 특히, 기가급 DRAM의 동작 전압(~IV)에서 유전완화전류가 진성 누설전류에 비해 훨씬 크기 때문에 이에 대한 심도 있는 연구가 필요하다. 본 연구에서는 thermally stimulated current (TSC) 측정법을 BST 박막에 처음으로 적용하여 트랩의 에너지 level 및 공정변화에 따른 트랩 밀도의 상대적 평가를 하였다. 그리고, 기존에 사용되던 전류-전압(I-V) 측정이나 전류-시간(I-t) 측정과 비교 및 분석함으로써 유전완화 전류의 원인을 규명하고 TSC 측정법의 신뢰성을 살펴보았다. 먼저 안정적인 TSC 측정을 위해 전계, 시간, 온도 및 승온속도에 따른 polarization condition을 알아보았다 이 조건을 이용한 TSC 측정으로부터 BST 박막에서의 트랩의 energy level이 0.20(±0.01) eV와 0.45(±0.02) eV임을 알 수 있었다. Rapid thermal annealing (RTA)을 이용한 후속 열처리에 따른 TSC 측정을 통하여 이 트랩들이 산소결핍(oxygen vacancy)에 기인함을 확인할 수 있었다. MIM BST 커패시터의 열처리에 대한 TSC 특성은 전류-전압(I-V) 및 전류-시간(I-t) 특성과 같은 경향성을 보인다. 이것은 TSC 측정이 BST 박막내의 트랩을 평가하는데 있어서 매우 효과적인 방법이라는 것을 보여준다.

• 전자공학회논문지D
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• 제36D권6호
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• pp.44-51
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• 1999

High density DRAM의 cell capacitor로 촉망 받고 있는 고유전체 BST박막 커패시터의 저 전계(<0.2MV/cm) 영역에서의 전기전도 현상을 분석하였다. 저 전계 영역에서 Pt/BST/Pt구조의 MIM 커패시터에 일정 전계를 인가한 후 전류를 측정하는 I(t)방법을 이용하여 유전완화전류와 누설전류를 분리해내어 박막의 측정온도 변화, 전계의 크기, 인가방향 변화, 후속 열처리에 따른 BST 박막의 전기전도 기구를 분석하였다. 그 결과, 유전완화전류는 Hoppiong process에 의한 BST박막내부의 trap된 전자들의 이동에 의한 전하재배치로 설명되어지며, 누설전류도 박막내의 trap에 의한 poole-Frenkel process에 의한 것임을 알 수 있었다. 그리고 각 전류성분에 기억하고 있는 trap이 BST박막내의 산호 결핍임을 추정하였다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 1998년도 IUMRS-ICEM ABSTRACT BOOK
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• pp.76.2-76
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• 1998

• 대한전자공학회논문지SD
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• 제38권5호
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• pp.17-17
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• 2001

고유전 (Ba, Sr)TiO₃ (BST) 박막을 이용한 DRAM storage capacitor의 저전계 영역에서의 전하손실을 발생시키는 커패시터의 누설전류는 유전완화전류와 진성 누설전류로 이루진다고 알려져 있다. 특히, 기가급 DRAM의 동작 전압(~IV)에서 유전완화전류가 진성 누설전류에 비해 훨씬 크기 때문에 이에 대한 심도 있는 연구가 필요하다. 본 연구에서는 thermally stimulated current (TSC) 측정법을 BST 박막에 처음으로 적용하여 트랩의 에너지 level 및 공정변화에 따른 트랩 밀도의 상대적 평가를 하였다. 그리고, 기존에 사용되던 전류-전압(I-V) 측정이나 전류-시간(I-t) 측정과 비교 및 분석함으로써 유전완화 전류의 원인을 규명하고 TSC 측정법의 신뢰성을 살펴보았다. 먼저 안정적인 TSC 측정을 위해 전계, 시간, 온도 및 승온속도에 따른 polarization condition을 알아보았다 이 조건을 이용한 TSC 측정으로부터 BST 박막에서의 트랩의 energy level이 0.20(±0.01) eV와 0.45(±0.02) eV임을 알 수 있었다. Rapid thermal annealing (RTA)을 이용한 후속 열처리에 따른 TSC 측정을 통하여 이 트랩들이 산소결핍(oxygen vacancy)에 기인함을 확인할 수 있었다. MIM BST 커패시터의 열처리에 대한 TSC 특성은 전류-전압(I-V) 및 전류-시간(I-t) 특성과 같은 경향성을 보인다. 이것은 TSC 측정이 BST 박막내의 트랩을 평가하는데 있어서 매우 효과적인 방법이라는 것을 보여준다.

• 전자공학회논문지A
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• 제32A권8호
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• pp.78-85
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• 1995

We fabricated the Pb$_{1-0.28{\alpha}}La_{0.28}TiO_{3}$ (PLT(28)) thin film successfully by using the sol-gel method and characterized it to evaluate its potential for being utilized as the capacitor dielectrics of ULSI DRAMs. In our sol-gel process, the acetates were used as the starting materials. Through the TGA-DTA analysis, we established the excellent fabrication conditions of the sol-gel method for the PLT(28) thin film. We obtained the dense and crack-free PLT(28) thin film of 100% perovskite phase by drying at 350$^{\circ}C$ after each coating and final annealing at 650$^{\circ}C$. Its electrical properties were measured from the planar capacitors fabricated on the Pt/Ti/SiO$_{2}$/Si substrate. By the P-E hysteresis measurement, its paraelectric phase was identified and its dielectric constant and leakage current density were measured as 936 and 1.1${\mu}A/cm^{2}$, respectively. Those electrical values indicate that the PLT(28) thin film is the most successful candidate for the capacitor dielectrics of ULSI DRAMs at the present.

• 한국정보통신학회논문지
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• 제4권4호
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• pp.809-815
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• 2000

The box capacitor structure with HSG-Si described here reliably achieves a cell capacitance of 28fF with a cell area of a $0.4820\mum^2$ for 128Mbit DRAM. An HSG-Si formation technology with seeding method, which employs Si2H6 molecule irradiation and annealing, was applied for realizing 64Mbit and larger DRAMS. By using this technique, grain size controlled HSG-Si can be fabricated on in-situ phosphorous doped amorphous silicon electrodes. The HSG-Si fabrication technology achieves twice the storage capacitance with high reliability for the stacked capacitors.The box capacitor structure with HSG-Si described here reliably achieves a cell capacitance of 28fF with a cell area of a $0.4820\mum^2$ for 128Mbit DRAM. An HSG-Si formation technology with seeding method, which employs Si2H6 molecule irradiation and annealing, was applied for realizing 64Mbit and larger DRAMS. By using this technique, grain size controlled HSG-Si can be fabricated on in-situ phosphorous doped amorphous silicon electrodes. The HSG-Si fabrication technology achieves twice the storage capacitance with high reliability for the stacked capacitors.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 추계종합학술대회
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• pp.784-787
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• 2002

Sol-gel 법으로 PLT(28) 박막을 제작하여, 박막의 구조적 및 전기적 특성을 조사하였다. XRD와 AFM 관찰결과, $650^{\circ}C$에서 annealing 된 박막은 완전한 perovskite 구조를 가지며 표면거칠기도 22$\AA$ 으로 양호한 값을 나타내었다. Pt/TiO$_{x}$SiO2/Si 기판위에 PLT(28) 박막을 증착시켜 planar 형태의 캐패시터를 제작하여 전기적 특성을 조사하였다. 그 결과, PLT(28) 박막은 상유전상을 가지며,10kHz에서 비유전률과 유전손실은 761 과 0.024 이었다. 또, 5V에서 전하축적 밀도와 누설전류밀도는 각각 134fC/$\mu$m2 과 1.01 $\mu$A/cm2 이었다. 이로부터, PLT(28) 박막이 차세대 DRAM 용 캐패시터 절연막으로 사용될 수 있는 유망한 재료라고 생각된다.다.

• 한국전기전자재료학회논문지
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• 제14권12호
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• pp.1001-1007
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• 2001

In this study, high dielectric materials, (Pb,La)Ti $O_3$ thin films were fabricated by PLD (Pulsed Laser Deposition) method and investigated in terms of structural and electrical characteristics in order to develope the dielectric materials for the use of new capacitor layers of Giga bit-level DRAM. The deposition conditions were examined in order to fabricate uniform thin films through systematic changes of oxygen pressures and substrate temperature. The uniform thickness and smooth morphology of (P $b_{0.72}$L $a_{0.28}$)Ti $O_3$ thin films were obtained at the conditions of substrate-target distance 5.5[cm], laser energy density 2.1[J/$\textrm{cm}^2$], oxygen pressure 200[mTorr] and substrate temperature 500[$^{\circ}C$]. After the (P $b_{0.72}$L $a_{0.28}$)Ti $O_3$ thin films were fabricated under the above conditions, they were post-annealed by RTA process in order to increase the dielectric constant. The film thickness of 1200 [$\AA$] had dielectric constant 821. Assuming that operating voltage is 2V, leakage current density of (P $b_{0.72}$L $a_{0.28}$)Ti $O_3$ thin films would result into 10$^{-7}$ [A/$\textrm{cm}^2$] and satisfied the specification of 256M DRAM planar capacitor, 4$\times$10$^{-7}$ [A/$\textrm{cm}^2$]m}^2$]

• 한국정보통신학회논문지
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• 제5권6호
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• pp.1128-1135
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• 2001

본 논문에서는 HSG형성을 위한 Si$_2$H$_{6}$의 조사와 어닐링을 통한 seeding method를 64Mbit DRAM에 적용하였다. 이 기술을 사용함으로서 인이 도우핑된 Amorphous 실리콘의 전극에 HSG grain 크기를 조절할 수 있었고, 이 새로운 HSG형성조건은 기존의 stack 캐패시터보다 약 2배의 정전용량을 확보할 수 있었다. 이와같은 방법을 이용한 HSG형성에서 인농도, 저장폴리 증착온도 및 HSG의 두께에 대한 공정 최적 조건으로는 각각 3.0-4.OE19atoms/㎤ , 53$0^{\circ}C$ 및 400$\AA$이었다. 이들 최적화된 공정조건으로 64M bit DRAM 캐패시터에 적용시 질화막의 두께 한계는 65$\AA$으로 확인되었다.