• 한국전자파학회논문지
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• 제22권1호
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• pp.114-124
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• 2011

본 논문에서는 2 GHz 선형 위상 천이 특성을 갖는 위상천이기를 설계 및 제작하여 보였다. 소형의 위상 천이기 구현을 위해 집중소자로 구성된 전통과 회로망(all pass network)을 기반으로 위상천이기를 구성하고, 박막세라믹 공정을 이용하여 제작하였다. 또한, 선형의 위상 천이 특성을 얻기 위해 버랙터(varactor) 다이오드에 직렬 커패시터를 연결하여, 전압에 대한 커패시턴스를 선형화함으로써 비선형성을 개선하였다. 전통과 회로망에 나타나는 인덕터는 스파이럴 인덕터로 구현하고, 이를 다이오드 바이어스 회로에 활용하여 $4\;mm{\times}4\;mm$ 면적을 가지는 소형 위상천이기를 구성할 수 있었다. 또한, 온-웨이퍼(on wafer)로 측정을 위해 입출력은 CPW(Coplanar Waveguide) 형상으로 구현하였으며, 제작된 위상천이기는 버랙터 조정 전압 0~5 V에 대하여, 2 GHz에서 삽입 손실은 약 4.2~4.7 dB, 위상 변화량은 약 $79^{\circ}$였으며, 예상한대로 선형 위상 천이 특성을 보였다.

• 전자공학회논문지
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• 제53권3호
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• pp.46-55
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• 2016

본 논문에서는 IF 대역의 고속 신호처리 시스템 응용을 위해 높은 동적성능을 가지는 13비트 100MS/s ADC를 제안한다. 제안하는 ADC는 45nm CMOS 공정에서 동작 사양을 최적화하기 위해 4단 파이프라인 구조를 기반으로 하며, 광대역 고속 샘플링 입력단을 가진 SHA 회로는 샘플링 주파수를 상회하는 높은 주파수의 입력신호를 적절히 처리한다. 입력단 SHA 및 MDAC 증폭기는 요구되는 DC 이득 및 넓은 신호범위를 얻기 위해 이득-부스팅 회로 기반의 2단 증폭기 구조를 가지며, 바이어스 회로 및 증폭기에 사용되는 소자는 부정합을 최소화하기 위해 동일한 크기의 단위 소자를 반복적으로 사용하여 설계하였다. 한편, 온-칩 기준전류 및 전압회로에는 배치설계 상에서 별도의 아날로그 전원전압을 사용하여 고속 동작 시 인접 회로 블록에서 발생하는 잡음 및 간섭에 의한 성능저하를 줄였다. 또한, 미세공정상의 잠재적인 불완전성에 의한 성능저하를 완화하기 위해 다양한 아날로그 배치설계 기법을 적용하였으며, 전체 ADC 칩은 $0.70mm^2$의 면적을 차지한다. 시제품 ADC는 45nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 각각 최대 0.77LSB, 1.57LSB의 값을 가지며, 동적성능은 100MS/s 동작 속도에서 각각 최대 64.2dB의 SNDR과 78.4dB의 SFDR을 보여준다. 본 시제품 ADC는 $2.0V_{PP}$의 넓은 입력신호범위를 처리하는 동시에 IF 대역에서 높은 동적성능을 확보하기 위해 사용공정상의 최소 채널 길이가 아닌 긴 채널 기반의 소자를 사용하며, 2.5V의 아날로그 전압, 2.5V 및 1.1V 두 종류의 디지털 전원전압을 사용하는 조건에서 총 425.0mW의 전력을 소모한다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.48-57
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• 2006

본 설계에서는 최근 부상하고 있는 motor control, 3-phase power control, CMOS image sensor 등 각종 센서 응용을 위해 고해상도와 저전력, 소면적을 동시에 요구하는 12b 200KHz 0.52mA $0.47mm^2$ 알고리즈믹 ADC를 제안한다. 제안하는 ADC는 요구되는 고해상도와 처리 속도를 얻으면서 동시에 전력 소모 및 면적을 최적화하기 위해 파이프라인 구조의 하나의 단만을 반복적으로 사용하는 알고리즈믹 구조로 설계하였다. 입력단 SHA 회로에서는 고집적도 응용에 적합하도록 8개의 입력 채널을 갖도록 설계하였고, 입력단 증폭기에는 folded-cascode 구조를 사용하여 12비트 해상도에서 요구되는 높은 DC 전압 이득과 동시에 층L분한 위상 여유를 갖도록 하였다. 또한, MDAC 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접 신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법을 적용하였으며, SHA와 MDAC 등 아날로그 회로에는 향상된 스위치 기반의 바이어스 전력 최소화 기법을 적용하여 저전력을 구현하였다. 기준 전류 및 전압 발생기는 칩 내부 및 외부의 잡음에 덜 민감하도록 온-칩으로 집적하였으며, 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 또한, 다운 샘플링 클록 신호를 통해 200KS/s의 동작뿐만 아니라, 더 적은 전력을 소모하는 10KS/s의 동작이 가능하도록 설계하였다. 제안하는 시제품 ADC는 0.18um n-well 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL과 INL은 각자 최대 0.76LSB, 2.47LSB 수준을 보인다. 또한 200KS/s 및 10KS/s의 동작 속도에서 SNDR 및 SFDR은 각각 최대 55dB, 70dB 수준을 보이며, 전력 소모는 1.8V 전원 전압에서 각각 0.94mW 및 0.63mW이며, 시제품 ADC의 칩 면적은 $0.47mm^2$ 이다.

• 한국전자파학회논문지
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• 제24권3호
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• pp.219-232
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• 2013

본 논문에서는 손과 같은 물체가 안테나에 접근하였을 때 이탈된 공진 주파수와 임피던스를 자동으로 복원하여 무선기기의 송수신 성능을 항상 최적의 상태로 유지하도록 할 수 있는 UHF 특정 소출력 무선주파수 대역(425 MHz)의 소형 마이크로스트립 안테나를 설계, 제작하였다. 반파장 마이크로스트립 방사체의 양쪽 끝단을 접지면 쪽으로 폴딩하여 소형화하고, 역시 방사체와 접지면 사이에 바랙터 다이오드에 의한 캐패시턴스를 장하한 다음, 각각 역바이어스 전압 조절에 의한 용량을 비대칭적으로 변화시킴으로써, -30 dB 이하의 일률적인 반사 손실을 유지하면서 395 MHz에서 455 MHz까지 연속적인 공진 주파수 조절이 가능한 전압 제어 안테나를 설계하였다. RF 모듈로부터 시험 신호를 안테나에 송출하여, 부정합에 의해 안테나로부터 되돌아 온 반사 신호 레벨을 RSS(Receive Signal Strength) 검출 회로와 오프셋 증폭기를 통하여 마이크로콘트롤러에 입력하고, 그 레벨이 최소가 되도록 안테나의 바이어스 전압을 자동 조절하는 펌웨어를 설계, 시스템을 완성하여 시험한 결과, 손, 금속판, 유전체 등의 물체를 접근시켰을 때 틀어졌던 안테나의 특성이 수 초 이내에 완전하게 복원됨을 확인하였다.

• 한국재료학회지
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• 제5권6호
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• pp.754-762
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• 1995

차세대 LSI용 유전체 박막으로서의 응용을 목적으로 RF 마그네트론 스퍼터링법으로 Si기판위에 SrTiO$_3$박막을 제조하였다. Ar과 $O_2$혼합가스 비, 바이어스 전압변화, 열처리 온도등의 증착조건을 다양하게 변화시키며 SrTiO$_3$박막을 제조하여 최적의 증착조건을 조사하였다. 박막의 결정성을 XRD로, 박막과 Si 사이의 계면의 조성분포를 AES로 각각 분석하였다. Ar과 $O_2$의 혼합가스를 스퍼터링 가스로 사용함으로써 결정성이 좋은 박막을 얻었다. 그리고 보다 치밀한 박막을 얻고자 바이어스 전압을 걸어주며 증착시켰다. 본 실험결과에서는 스퍼터링 가스는 Ar+20% $O_2$혼합가스, 바이어스 전압은 100V에서 좋은 결정성을 얻었다. 또한 하부전극으로 Pt, 완충층으로 Ti를 사용함으로써 SrTiO$_3$막과 Si 기판과의 계면에서 SiO$_2$층의 형성을 억제할 수 있었으며, Si의 확산을 막을 수 있었다. 전류 및 유전특성을 측정하기 위해 Au/SrTiO$_3$/Pt/Ti/SiO$_2$/Si로 구성된 다층구조의 시편을 제작하였다. Pt/Ti층은 RF 스퍼터링으로, Au 전극은 DC 마그네트론 스퍼터링법으로 증착시켰다 $600^{\circ}C$로 열처리함에 의해 미세하던 결정림들이 균일하게 성장하였으며, 이에 따라 유전율이 증가하고 누설전류가 감소하였다. $600^{\circ}C$에서 열처리한 두께 300nm의 막에서 유전율은 6.4fF/$\mu\textrm{m}$$^2$이고, 비유전상수는 217이었으며, 누설전류밀도는 2.0$\times$$10^{-8}$ A/$\textrm{cm}^2$로 양질의 SrTiO$_3$박막을 제조하였다.