• 전기학회논문지
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• 제67권6호
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• pp.745-752
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• 2018

ICs(Integrated circuits) for nuclear power plant exposed to radiation environment occur malfunctions and data errors by the TID(Total ionizing dose) effects among radiation-damage phenomenons. In order to protect ICs from the TID effects, this paper proposes a radiation-hardening of the logic circuit(D-latch) which used for the data synchronization and the clock division in the ICs design. The radiation-hardening technology in the logic device(NAND) that constitutes the proposed RH(Radiation-hardened) D-latch is structurally more advantageous than the conventional technologies in that it keeps the device characteristics of the commercial process. Because of this, the unit cell based design of the RH logic device is possible, which makes it easier to design RH ICs, including digital logic circuits, and reduce the time and cost required in RH circuit design. In this paper, we design and modeling the structure of RH D-latch based on commercial $0.35{\mu}m$ CMOS process using Silvaco's TCAD 3D tool. As a result of verifying the radiation characteristics by applying the radiation-damage M&S (Modeling&Simulation) technique, we have confirmed the radiation-damage of the standard D-latch and the RH performance of the proposed D-latch by the TID effects.

• 예술인문사회 융합 멀티미디어 논문지
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• 제7권2호
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• pp.227-236
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• 2017

양자점 셀룰라 오토마타(QCA: quantum-dot cellular automata)는 나노 규모의 크기와 낮은 전력 소비로 각광받고 있으며, CMOS 기술 규모의 한계를 극복할 수 있는 대체 기술로 떠오르고 있다. 다양한 QCA 회로들이 연구되고 있고, 그 중 카운터와 상태 제어에 필요한 래치는 순차 회로의 구성 요소로서 제안되어 왔다. 래치는 이전 상태를 유지하기 위한 피드백 구조의 형태를 가지고 있으며, 이를 QCA 상에서 구현하기 위해 4 클럭을 소모하는 사각형 형태의 루프 구조를 사용한다. 기존의 QCA 상에서 제안된 래치는 동일 평면상에서 제안되었으며, 피드백 구조를 구현하기 위해 많은 셀과 클럭이 소모되었다. 본 논문에서는 이러한 단점을 개선하기 위해서 다층 구조를 이용한 새로운 형태의 SR 래치와 D 래치를 제안한다. 제안한 3차원 루프 구조는 다층 구조 기반의 설계이며 총 3개의 층으로 구성한다. 각 층의 배선은 다른 층과 영향을 받지 않도록 인접한 배선 간 2 클럭 차이를 주어 설계한다. 설계된 래치 구조는 시뮬레이션을 수행하고 기존의 래치와 비교 및 분석한다.

• 전자공학회논문지D
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• 제35D권9호
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• pp.54-61
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• 1998

Deep submicron급 CMOS디바이스에서 래치업 면역특성을 향상시키기 위한 새로운 Triple well구조를 제안하였다. Triple well에서 이온주입 에너지와 도즈량 변화에 따른 최적인 래치업 면역을 위한 공정조건을 확립하고 이것을 기존의 Twin well구조와 비교분석하였다. 공정은 공정시뮬레이터인 ATHENA로 소자를 제작하여 도핑프로파일과 구조를 해석하고 래치업 특성은 소자시뮬레이터인 ATLAS를 사용하였다. Triple well과 Twin well의 구조에서 공정상의 차이가 도핑프로파일에 미치는 영향과 프로파일 형태가 래치업 특성에 미치는 영향을 규명하였다. Triple well구조에서 p-well이온주입에너지 2.5MeV, 도즈량 1×10/sup 14/[cm/sup -2/]일 때 트리거 전류가 2.5[mA/${\mu}{m}$]로 매우 큰 래치업 면역특성을 얻었다.

• 한국통신학회논문지
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• 제33권11C호
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• pp.963-969
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• 2008

본 논문에서는 무선통신시스템의 수신단에 적용될 수 있는 6비트 100MHz 플래쉬 A/D 변환기를 설계하였다. 제안하는 플래쉬 A/D 변환기는 해상도가 1비트씩 증가함에 따라 2배수로 증가하는 S-R 래치 회로를 단순화하여 집적화 하였다. 기존 NAND 기반의 S-R 래치 회로에 사용되던 8개의 MOS 트랜지스터 숫자를 6개로 줄였으며, 비교단의 동적 소비전력을 최대 12.5%까지 감소되도록 설계하였다. 설계된 A/D 변환기는 $0.18{\mu}m$ CMOS n-well 1-poly 6-metal 공정을 사용하여 제작되었고, 전원 전압 1.8V, 샘플링 주파수 100MHz에서의 전력소모는 282mW이다. 입력 주파수 1.6MHz, 30MHz에서의 SFDR은 각각 35.027dBc, 31.253dBc이며, 4.8비트, 4.2비트의 ENOB를 나타내었다.

• 문화기술의 융합
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• 제6권2호
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• pp.515-520
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• 2020

디지털 회로설계 기술에서 사용되는 CMOS는 양자 터널링 현상 등으로 인해 집적도의 한계에 다다르고 있다. 이를 대체할 수 있는 양자점 셀룰러 오토마타(QCA : Quantum-dot Cellular Automata)는 적은 전력 소모와 빠른 스위칭 속도 등으로 많은 장점이 있음으로 CMOS의 많은 디지털 회로들이 QCA 기반으로 제안되었다. 그중에서도 멀티플렉서는 D-플립플롭, 레지스터 등 다양한 회로에 쓰이는 기본 회로로써 많은 연구가 되고 있다. 하지만 기존의 멀티플렉서는 공간 효율성이 좋지 않다는 단점이 있다. 따라서, 본 논문에서는 셀 간 상호작용을 이용하여 새로운 다층구조 멀티플렉서를 제안하고, 이를 이용하여 D-래치를 제안한다. 본 논문에서 제안하는 멀티플렉서와 D-래치는 면적, 셀 개수, 지연시간이 개선되었으며, 이를 이용하여 큰 회로를 설계할 시 연결성과 확장성이 우수하다. 제안된 모든 구조는 QCADesigner를 이용해 시뮬레이션하여 동작을 검증한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2004년도 학술대회 논문집 정보 및 제어부문
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• pp.632-634
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• 2004

First for high-qualify images and reducing process-error and driving speed, the designed 8-bit data driving circuit consists of a constant transconductance bias circuit, D-F/Fs by shift registers using static transmission gates, 1st latch and 2nd latch by tristate inverters, level shifters, current steering segmented D/A converters by 4MSB thermometer decoder and 4LSB weighted type. Second, we designed gray amp for power saving. These data driving circuits are designed with $0.35-{\mu}m$ CMOS technologies at 3.3 V and 18 V power supplies and simulated with HSPICE.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 추계종합학술대회
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• pp.385-388
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• 2003

본 논문에서 제안하는 PFD(Phase Frequency Detector)는 Reset을 줄여 응답 속도의 특성을 향상시키기 위해 기존 회로인 Flip-Flop의 D-Latch circuit를 Memory Cell로 대신한 회로이다. 회로의 특성을 검증하기 위해 HSPICE Tool를 이용 simulation 하였으며 Hynix 0.35um CMOS 공정을 사용하였다.

• 조명전기설비학회논문지
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• 제27권10호
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• pp.75-79
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• 2013

The automatic quiescent power cut-off receptacles(QPCR from now on) have achieved a noticeable energy saving so far. The government is preparing a new code for wider promotion of the QPCRs. This paper presents a new QPCR that adopts the latch relay instead of the conventional coil-operated relay. Measurement results of the prototype have shown up to 0.22W improvement of quiescent power compared with existing products.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2006년도 6th International Meeting on Information Display
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• pp.1283-1286
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• 2006

A holding latch with level shifting function is proposed for power and cost effectiveness with low temperature polycrystalline silicon technology on the glass backplane. Layout area and power consumption of the proposed circuit are reduced by 10% and 52% compared with those of the typical structure which combines a static D-latch and a cross coupled level shifter for 2.2" qVGA panel, respectively.

• 전기전자학회논문지
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• 제25권2호
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• pp.376-380
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• 2021

본 논문에서는 일반적인 SCR의 구조를 개선하여 높은 홀딩 전압으로 인한 래치 업면역 특성을 가지는 새로운 ESD 보호회로를 제안한다. 제안된 ESD회로의 특성검증을 위하여 Synopsys사의 TCAD를 이용하여 시뮬레이션을 진행하였으며, 기존 ESD 보호회로와 비교하여 제시하였다. 또한 설계변수 D1을 이용하여 전기적 특성의 변화를 검증하였다. 시뮬레이션 수행 결과 제안된 ESD 보호회로는 기존의 ESD 보호회로에 비해 높은 홀딩 전압특성과 양방향 방전특성을 확인하였다. 또한, Samsung의 0.13um BCD 공정을 이용하여 설계 후 TLP 측정을 통해 전기적 특성을 검증하였다. 이러한 과정을 통해 본 논문에서 제안된 ESD 보호회로 설계변수의 최적화를 진행하였고 향상된 홀딩 전압으로 래치 업 면역을 갖는다는 점에서 고전압 어플리케이션에 적용하기에 매우 적합함을 검증하였다.