• ETRI Journal
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• v.19 no.4
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• pp.326-343
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• 1997

In this paper, we propose an ATM switch with the rate more than gigabits per second to cope with future broadband service environments. The basic idea is to separate the connection control flow from the data information flow inside the switch. The proposed switch has a dual-plane switch matrix with the synchronous control algorithm. The queuing behaviors of the proposed switch are shown by the discrete-time queuing analysis. Numerical analyses are taken both in the non-blocking crossbar switch and the banyan switch with internal blocking. Results show that a proposed dual-plane $16{\times}16$ switch would have the acceptable performance with maximum throughput of about 95 percent.

• The Transactions of the Korean Institute of Electrical Engineers
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• v.37 no.9
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• pp.663-670
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• 1988

Advances in VLSI technology have made it possible to have a larger number of processing elements to be included in highly parallel processor system. A system with a large number of processing elements and memory requires a complex data path. Multistage Interconnection networks(MINS) are useful in providing programmable data path between processing elements and memory modules in multiprocessor system. In this thesis, the performance of MINS for the star network has been analyzed and compared with other networks, such as generalized shuffle network, delta network, and referenced crossbar network.

• The Transactions of the Korean Institute of Electrical Engineers
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• v.40 no.2
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• pp.234-237
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• 1991

A new neural network model, based on the Hopfield crossbar associative network, is presented and shown to be an effective tool for the NP-Complete problems. This model is applied to a class of layer assignment problems for VLSI routing. The results indicate that this modified Hopfield model, improves stability and accuracy.

• Proceedings of the Korean Information Science Society Conference
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• 2012.06a
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• pp.200-202
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• 2012

공정기술의 발달로 인해 GPU는 빠르게 발전하고 있다. GPU는 영상처리뿐만 아니라 한 번에 많은 양의 데이터를 처리하는 범용 작업에도 많이 쓰이고 있다. 한편, 최근에는 3차원으로 코어를 적층하는 3차원 CPU구조에 대해 많은 연구가 수행되고 있다. 3차원 구조는 코어를 수직으로 적층시켜 내부 연결망의 길이를 크게 줄여주어 성능을 크게 개선하는 장점을 가지고 있다. 이를 반영하여 GPU에도 3차원 구조를 적용하여 GPU의 성능을 향상시키려는 선행연구에 맞춰 본 논문에서는 3차원 구조 GPU의 성능 향상을 저해하는 요소들에 대해서 분석해 보고자한다. 본 논문에서는 선행연구에서 밝힌 메모리 인터페이스에서 발생하는 병목현상 이외에도 주 메모리 큐 용량과 네트워크 방식에 따른 3차원 GPU의 성능향상을 실험을 통하여 알아본다. 실험 결과 주 메모리 큐 용량에 따른 3차원 GPU의 IPC는 가장 큰 사이즈와 가장 작은 사이즈의 차이가 4 미만으로 주 메모리 큐 용량은 3차원 GPU의 성능에 큰 영향을 미치지 않는 것으로 분석된다. 주 메모리로의 읽기 또는 쓰기 요청들을 순서대로 저장하는 큐의 역할이 3차원 구조 GPU의 동작에는 큰 영향을 미치지 않기 때문으로 분석된다. 반면 네트워크 방식에 따른 실험에서는 fly 네트워크 방식에 비해서 crossbar 네트워크 방식이 더 빠른 데이터 통신을 가능하게 해주어 crossbar네트워크 방식에서 IPC수치가 약 14 증가함을 알 수 있다. 두 가지 실험을 통하여 3차원 GPU의 성능에 네트워크 방식 차이가 주 메모리 큐 용량 변화보다 더 큰 영향을 주는 것을 확인할 수 있다.

• Journal of the Korean Institute of Intelligent Systems
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• v.14 no.5
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• pp.587-592
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• 2004

Context-aware computing systems require real-time context reasoning process for context awareness. Context reasoning can be done by comparing input information from sensors with knowledge-base within system. This method is identical with it of rule-based systems. In this paper, we propose hardware rule-based system architecture which can process context reasoning in real-time. Compared to previous architecture, hardware rule-based system architecture can reduce the number of constraints on rule representations and combinations of condition terms in rules. The modified content addressable memory, crossbar switch network and pre-processing module are used for reducing constraints. Using SystemC for description can provide easy modification of system configuration later.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.13 no.6
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• pp.1065-1071
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• 2009

Satellite application services can be divided into realtime services like voice communications and non-real time services like traditional data communications. To support both types of services on the same On-Board Switching(OBS), a scheduler which depends on their service classes is required. A fixed priority scheduling policy has a starvation problem. In this paper we propose a scheduling scheme based on premium and age. Premium is a fixed value which is given to a certain class of services. Age is another parameter of the scheduling policy and it will be increased by one for every scheduling cycle. The scheme we propose chooses a packet which has the largest sum of its age and premium. Simulation results indicate that the proposed approach shows better performance in both average cell delay and std-dev of cell delay for the lower class of service. There is no staying in infinite starvation state.

• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.306.2-306.2
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• 2014

전자기기의 휴대성과 이동성이 강조되고 있는 현대사회에서 비휘발성 메모리는 메모리 산업에 있어 매우 매력적인 동시에 커다란 잠재성을 지닌다. 이미 공정의 한계에 부딪힌 Flash 메모리를 대신하여 10nm 이하의 공정이 가능한 상변화 메모리(Phase-Change Memory, PRAM), 스핀 주입 자화 반전 메모리(Spin Transfer Torque-Magnetic RAM, STT-MRAM), 저항 변화 메모리(Resistive Random Access Memory, ReRAM)가 차세대 비휘발성 메모리 후보로서 거론되고 있으며, 그 중에서도 ReRAM은 빠른 속도와 낮은 소비 전력, CMOS 공정 호환성, 그리고 비교적 단순한 3차원 적층 구조의 특성으로 인해 활발히 연구되고 있다. 특히 최근에는 질화물 또는 질소를 도핑한 산화물을 저항변화 물질로 사용하는 ReRAM이 보고되고 있는데, 이들은 동작전압이 낮을 뿐만 아니라 저항 변화(Resistive Switching, RS) 과정에서 일어나는 계면 산화를 방지할 수 있으므로 ReRAM의 저항 변화 재료로서 각광받고 있다. 그러나 Cell 단위의 ReRAM 소자를 Crossbar Array 구조에 적용시켰을 때 주변 Cell과의 저항 상태 차이로 인해 전류가 낮은 저항 상태(LRS)의 Cell로 흘러 의도치 않은 동작을 야기한다. 이와 같이 누설 전류(Leakage Current)로 인한 상호간의 간섭이 일어나는 Cross-talk 현상이 존재하며, 공정의 간소화와 집적도를 유지하면서 이 문제를 해결하는 것은 실용화하기에 앞서 매우 중요한 문제이다. 따라서, 본 논문에서는 Read 동작 시 발생하는 Cell과 Cell 사이의 Cross-talk 문제를 해결하기 위해 자가 정류 특성(Self-Rectifying)을 가지는 실리콘 질화물/알루미늄 질화물 이중층(Si3N4/AlN Bi-layer)으로 구성된 ReRAM 소자 구조를 제안하였으며, Sputtering 방법을 이용하여 제안된 소자를 제작하였다. 전압-전류 특성 실험결과, 제안된 구조에 대한 에너지 밴드 다이어그램 시뮬레이션 결과와 동일하게 Positive Bias 영역에서 자가 정류 특성을 획득하였고, 결과적으로 Read 동작 시 발생하는 Cross-talk 현상을 차단할 수 있는 결과를 확보하였다.

• Journal of KIISE:Information Networking
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• v.30 no.4
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• pp.520-534
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• 2003

In this paper, a performance evaluation model of the Fat-tree Network with the multiple-buffered crossbar switches is proposed and examined. Buffered switch technique is well known to solve the data collision problem of the switch network. The proposed evaluation model is developed by investigating the transfer patterns of data packets in a switch with output-buffers. Two important parameters of the network performance, throughput and delay, are then evaluated. The proposed model takes simple and primitive switch networks, i.e., no flow control and drop packet, to demonstrate analysis procedures clearly. It, however, can not only be applied to any other complicate modern switch networks that have intelligent flow control but also estimate the performance of any size networks with multiple-buffered switches. To validate the proposed analysis model, the simulation is carried out on the various sizes of Fat-tree networks that uses the multiple buffered crossbar switches. Less than 2% differences between analysis and simulation results are observed.

• Proceedings of the Korean Information Science Society Conference
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• 1998.10a
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• pp.630-632
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• 1998

본 논문에서는, Multi[le-Buffered a$\times$a Crossbar 수위치의 성능 분석 모형을 제안하고 스위치에 장착된 buffer 의 개수의 중가에 다른 성능 향상 추이를 분석하였다. buffered스위치 기법은 다수 데이터 패킷을 동시에 전송할 때 네트웍에서 발생되는 충돌문제를 효과적으로 해결할 수 있는 방법으로 널리 알려져있다. 제안된 성능 예측 모형은 스위치 입력 단에 유입되는 데이터 패킷이 buffered 스위치 내부에서 전송되는 유형을 확률적으로 분석하여 수립되었다. 모형의 수학적 복잡도 해결을 위하여 확률 식 유도 과정 등에 steady state 개념을 도입하였다. 제안한 모형은 스위치 크기 및 스위치에 장착된 buffer의 개수와 무관하게 buffered a$\times$a 크로스바 스위치의 성능 예측을 가능케 하고, 나아가서 이들로 구성된 다층 연결 망의 성능 분석에 확대 적용이 가능하다. 제안한 수학적 성능 분석 연구는 실효성 검증을 위하여 병행된 시뮬레이션 결과는 미세한 오차 범위 내에서 모형의 예측 데이터와 일치하는 결과를 보여 분석 모형의 타당성을 입증하였다. 또한, 분석 결과 스위치에 소수의 버퍼를 장착했을 때, throughput이 크게 증가하지만, 네 개 이상의 버퍼를 장착되는 버퍼의 개수가 네 개 정도일 경우 가격 대 성능비가 우수한 것으로 추론되었다.

• Journal of the Korean Institute of Telematics and Electronics B
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• v.30B no.10
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• pp.1-12
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• 1993

A multiprocessor system for high-speed processing of hybrid image coding algorithms such as H.261, MPEG, or Digital HDTV is presented in this study. Using a combination of highly parallel 32-bit microprocessor, DCT(Discrete Cosine Transform), and motion detection processor, a new processing module is designed for the implementation of high performance coding system. The sysyem is implemented to allow parallel processing since a single module alone cannot perform hybrid coding algorithms at high speed, and crossbar switch is used to realize various parallel processing architectures by altering interconnections between processing modules within the system.