• 한국전자통신학회논문지
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• 제9권5호
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• pp.575-582
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• 2014

본 논문은 LCD TV의 다양한 기술 중 어떤 것을 자체개발 하고, 어떤 것을 외부로부터 조달하여야 할 것인지를 결정할 수 있는 프레임웍을 제공하고, 이를 검정하였다. AHP를 이용하여 분석한 결과, 중요한 기술로는 Scaler chip, LCD panel, MPEG decoder, Video decoder 등의 순으로 나타났으며, 이들 상위 부품들은 삼성전자에서 직접 자체 생산이 이루어지고 있는 중요한 핵심부품으로 밝혀짐에 따라 본 논문의 타당성이 검정되었다고 할 수 있겠다. 본 논문을 통해 기업이 자체 개발해야만 하는 핵심부품을 선정하는데 도움을 줄 수 있을 것으로 기대된다.

• 한국통신학회논문지
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• 제23권6호
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• pp.1433-1442
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• 1998

The thesis presents a dual audio decoder which can decode both AC-3 and MPEG-2 bitstream. The MPEG-2 synthesis processi s optimized via FFT to establish the common data path with AC-'3s. A dual audio decoder consists of a DSP core which performs the control-intensive part of each algorithm and a common synthesis filter which perfomrs the computation-intensive part. All the components of the dual audio decoder have been described in VHDL and simulated with a SYNOPSYS tool. The software modeling of the DSP core was used for functional validation. After being synthesized using 0.6 .mu.m-3ML technology standard cell, the dual audio decoder was simulated at gate-level with a COMPASS tool for hardware validation.

• 디지털산업정보학회논문지
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• 제15권4호
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• pp.85-92
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• 2019

This paper presents a SDR-based Long Term Evolution Advanced (LTE-A) Physical Downlink Shared Channel (PDSCH) decoder using a multicore Digital Signal Processor (DSP). For decoder implementation, multicore DSP TMS320C6670 is used, which provides various hardware accelerators such as turbo decoder, fast Fourier transformer and Bit Rate Coprocessors. The TMS320C6670 is a DSP specialized in implementing base station platforms and is not an optimized platform for implementing mobile terminal platform. Accordingly, in this paper, the hardware accelerator was changed to the terminal implementation to implement the LTE-A PDSCH decoder supporting the multi-antenna and the functions not provided by the hardware accelerator were implemented through core programming. Also pipeline using multicore was implemented to meet the transmission time interval. To confirm the feasibility of the proposed implementation, we verified the real-time decoding capability of the PDSCH decoder implemented using the LTE-A Reference Measurement Channel (RMC) waveform about transmission mode 2 and 3.

• 한국통신학회논문지
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• 제24권8B호
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• pp.1412-1420
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• 1999

기존의 2 채널 stereo의 한계를 극복하고 음의 입체감을 향상시키기 위해서 2 채널 이상의 다채널로 부호화하는 기법 중에서 Dolby Pro Logic 방식은 음의 입체감이나 분리도 측면에서 매우 우수한 방법으로 고 음질을 요구하는 Hi-Fi 음향 기기에 많이 채용되고 있다. 본 논문에서는 Dolby Pro Logic 복호기를 ARM-7 코어를 사용하여 최적화를 수행하고 이의 수행 시간과 정밀도를 측정하여 구현한 code의 타당성을 입증하였다.

• ETRI Journal
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• 제25권5호
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• pp.305-314
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• 2003

In this paper, we present a soft IP compiler for the Reed-Solomon decoder that generates a fully synthesizable VHDL core exploiting characteristic parameters and design constraints that we newly classify for the soft IP. It produces a structural design with an estimable regular architecture based on a finite state machine with a datapath (FSMD). Since characteristic parameters provide different design points on the design space, using one of two simple procedures called the constructive search with area increment (CSAI) and constructive search with speed decrement (CSSD) for design space exploration, the core compiler makes it possible for an IP user to create the Reed-Solomon decoder with appropriate sub-architectures without synthesizing many models. Experimental results show that the IP compiler can apply to several industry standards.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제10권6호
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• pp.2648-2668
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• 2016

Modern mobile devices are equipped with various accelerated processing units to handle computationally intensive applications; therefore, Open Computing Language (OpenCL) has been proposed to fully take advantage of the computational power in heterogeneous systems. This article introduces a parallel software decoder of Low Density Parity Check (LDPC) codes on an embedded heterogeneous platform using an OpenCL framework. The LDPC code is one of the most popular and strongest error correcting codes for mobile communication systems. Each step of LDPC decoding has different parallelization characteristics. In the proposed LDPC decoder, steps suitable for task-level parallelization are executed on the multi-core central processing unit (CPU), and steps suitable for data-level parallelization are processed by the graphics processing unit (GPU). To improve the performance of OpenCL kernels for LDPC decoding operations, explicit thread scheduling, vectorization, and effective data transfer techniques are applied. The proposed LDPC decoder achieves high performance and high power efficiency by using heterogeneous multi-core processors on a unified computing framework.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 추계학술대회
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• pp.321-324
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• 2010

최근 멀티코어 프로세서의 이용이 증가함에 따라, 멀티코어를 이용한 다양한 병렬화 기법들이 제안되고 있다. 모바일 환경에서도 멀티코어 구조를 적용한 프로세서들이 등장하면서 병렬화 기법들이 연구되고 있다. 하지만, 아직까지 모바일 환경에서의 CPU의 성능은 한계가 있다. 이를 병렬처리와 실수 연산이 뛰어난 GPGPU(General-Purpose computing in Graphics Processing Units)를 멀티코어 구조로 설계함으로써 다른 전용 하드웨어의 추가 없이 성능을 향상 시킬 수 있다. 본 논문에서는 모바일 환경에 적합하게 설계된 멀티코어 GPGPU를 이용하여 H.264 디코더의 Inverse Quantization, Inverse DCT, Color Space Conversion 모듈을 구현하였다. 멀티코어 GPGPU를 이용한 H.264 전체 시스템 동작 시 50%의 성능 향상이 있었다.

• 한국콘텐츠학회논문지
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• 제9권2호
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• pp.27-35
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• 2009

본 논문에서는 SoC 칩 개발을 위한 하드웨어 구조와 회로개발을 지원하기 위한 C-모델 시뮬레이터를 사용해서 임베디드 시스템 기반의 H.264/SVC 복호기 회로를 설계하고 시스템을 구현한다. 제시된 SVC 복호기 시스템은 H.264/SVC 표준규격의 기능들을 처리하기 위한 하드웨어 엔진의 설계와 ARM 프로세서를 이용한 소프트웨어 등으로 구성되어 있다. 본 논문에서 구현한 복호기는 SVC의 스케일러블 베이스 라인 프로파일을 기반으로 설계의 용이함을 위하여 B-픽처 구조를 사용하지 않는 IPPP 구조에 의한 스케일러블 만을 고려해 실용성을 증가시켰다. 설계한 H.264/SVC 복호기 시스템의 영상복호 결과를 제시한다.

• 디지털산업정보학회논문지
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• 제14권4호
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• pp.79-85
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• 2018

This paper presents an implementation method of Long Term Evolution-Advanced (LTE-A) Physical Downlink Shared Channel (PDSCH) decoder using a general-purpose multicore Digital Signal Processor (DSP), TMS320C6670. Although the DSP provides some useful coprocessors such as turbo decoder, fast Fourier transformer, Viterbi Coprocessor, Bit Rate Coprocessor etc., it is specific to the base station platform implementation not the mobile terminal platform implementation. This paper shows an implementation method of the LTE-A PDSCH decoder using programmable DSP cores as well as the coprocessors of Fast Fourier Transformer and turbo decoder. First, it uses the coprocessor supported by the TMS320C6670, which can be used for PDSCH implementation. Second, we propose a core programming method using DSP optimization method for block diagram of PDSCH that can not use coprocessor. Through the implementation, we have verified a real-time decoding feasibility for the LTE-A downlink physical channel using test vectors which have been generated from LTE-A Reference Measurement Channel (RMC) Waveform R.6.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2014년도 하계학술대회
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• pp.160-162
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• 2014

A programmable video decoding system with multi-core DSP and co-processors is presented. This system is adopted by Digital TV SoC (System on Chip) and is used for FHD HEVC (High Efficiency Video Coding) decoder. Using the DSP based programmable solution, we can reduce commercialization period by one year because we can parallelize algorithm development, software optimization and hardware design. In addition to the HEVC decoding, the proposed system can be used for other application such as other video decoding standard for multi-format decoder or video quality enhancement.