• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2003년도 가을 학술발표논문집 Vol.30 No.2 (1)
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• pp.235-237
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• 2003

다목적실용위성 2호(KOMPSAT-2)에서는 위성자세 제어를 담당하고 있는 RDU(Remote Drive Unit)의 성능 향상를 위하여 80386 CPU와 함께 80387 Coprocessor를 장착하여 임무수행을 담당한다. 다목적실용위성 1호(KOMPSAT-1)에서는 수치연산을 위하여 상용소프트웨어인 PACLIB를 사용하여 수치연산을 80C186을 이용한 에뮬레이션 방식으로 수행하였지만, 2호기에서는 실질적인 코프로세서를 이용한 수치연산을 수행하게 된다. 본 논문에서는 다목적실용위성 2호에서 사용되는 80387 코프로세서의 초기화 과정과 예외사항 발생시 처리 방법, 80387 코프로세서를 이용한 수치연산 함수 구현 및 libtary 구성 방법에 대하여 설명한다.

• 대한전자공학회논문지SD
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• 제39권2호
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• pp.72-81
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• 2002

이 논문은 저전력 마이크로 컨트롤러의 coprocessor로 동작하는 고성능 DSP의 아키텍쳐 구조를 제안한다. 제안된 DSP 아키텍쳐는 DSP 응용 분야의 기본 수식인 곱의 합을 고속으로 수행할 수 있도록 MAC(Multiply and Accumulate) 유닛 두 개를 갖는 dual MAC 아키텍쳐 구조이면서, 곱셈기와 덧셈기를 병렬적으로 배치시킨 특징을 갖는다. 그리고 한번에 최대 3개의 명령어를 동시에 수행할 수 있으면서도 명령어 길이는 31 비트로 고정된 3웨이 수퍼스칼라 구조를 갖는다. 현재 상용되고 있는 세 개의 DSP들과 의 벤치마크 결과, 제안된 DSP 구조가 가장 좋은 성능을 보여주었다. 또한, 특정 알고리듬에 대해서 성능이 같아도 메모리 사용량에 있어 효율적인 구조라는 것을 보여준다.

• 지구물리와물리탐사
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• 제20권3호
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• pp.129-136
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• 2017

파형 역산 또는 역시간 구조 보정과 같은 3차원 탄성파 자료 처리를 위해서는 3차원 파동 전파 모델링과 그에 따른 대량의 수치 계산이 필요하다. 본 연구에서는 3차원 주파수 영역 파동 전파 모델링을 이용해 제온 파이 가속기와 서버용 고성능 CPU의 성능 및 정확성을 비교하였다. 시간 영역 유한 차분법 알고리즘에 제온 파이의 특징을 고려하여 OpenMP 병렬 프로그래밍을 적용하였다. 주파수 영역 파동장을 얻기 위해서는 시간 영역 모델링과 동시에 푸리에 변환을 수행하였다. 3차원 SEG/EAGE 암염돔 속도 모델을 사용하여 주파수 영역 파동장을 생성한 결과, 제온 파이를 이용해 정확한 주파수 영역 파동장을 CPU 대비 1.44배 빠르게 얻을 수 있었다.

• 한국정보통신학회논문지
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• 제8권5호
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• pp.1058-1067
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• 2004

자바 가상 기계는 모바일 및 내장형 제어 디바이스와 같은 소형 디바이스에 적합한 간결한 코드, 단순한 수행 동작, 플랫폼 독립성의 특성을 제공하지만, 스택 기반 동작에 기인한 낮은 연산 효율이 라는 큰 문제점을 갖고 있다. 본 논문에서는 이러한 낮은 동작 속도 문제를 제거하여, 모바일 및 내장형 제어 분야용 자바 가속기를 설계하였다. 설계된 자바 가속기는 자바 가상머신 명령어 코드 중 81개를 구현하며, 효율적인 보조 프로세서 인터페이스와 명령어 버퍼를 사용하여 기존 32-비트 RISC 프로세서에 자바 보조 프로세서로 활용될 수 있도록 하였다. 자바 가속기는 14,300개의 게이트로 구성되며, 0.35um CMOS 공정 조건에서 약 50 Mhz의 동작 주파수를 갖는다.

• 전자공학회논문지C
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• 제36C권10호
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• pp.56-65
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• 1999

본 논문은 그래픽 프로세서(Graphic Coprocessor: GCP)의 설계 및 구현에 대해 기술한다. 설계된 그래픽 프로세서는 멀티미디어 서버용 프로세서의 그래픽 전용 프로세서로 사용 가능하다. GCP 명령어 집합은 멀티미디어 데이타의 병렬성을 이용하기 쉬운 SIMD 및 Superscalar 등의 병렬 아키텍쳐 개념을 적용하여 설계하였다. 설계된 GCP는 4개의 주 프로세서에 의해 공유되는 형태이며 공유에 따른 명령어의 병목현상을 해결하기 위한 스케줄러와 연산을 위한 4개의 기능 유니트를 내장하고 있다. 최대 4개 명령어의 동시 수행이 가능한 GCP는 Verilog HDL로 모델링하고 논리 합성하였다 약 56,000개의 게이트로 구성되는 GCP는 SOG 라이브러리의 제약으로 인하여 30 ㎒로 동작하며 CIF 영상 규격에 대해 초당 63 프레임의 DCT 연산 및 초당 21 프레임의 FBMA 연산을 수행 할 수 있다.

• 한국컴퓨터정보학회:학술대회논문집
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• 한국컴퓨터정보학회 2014년도 제50차 하계학술대회논문집 22권2호
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• pp.1-4
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• 2014

인텔 Many Integrated Core (MIC) 아키텍쳐는 61개의 코어가 하나의 칩에 결합되어 있다. Xeon Phi 로 명명된 인텔 MIC는 인텔 E5 Xeon CPU 보다 2배의 single precision GFLOPs 성능을 제공한다. 인텔 MIC 는 수치연산에 최적화 되어 있는 아키텍쳐이다. 우리는 Xeon Phi 7120P를 가지고 벤치마킹을 하였고 클락스피드 1.238GHz, 61Core 이고 한 개의 코어당 4쓰레드를 사용하며 이론상 최고 성능은 Peak Double Precision(GFLOP)는 약 2-TFlops 이다. 이에 우리는 인텔 X86 아키텍쳐에서 openMP 와 인텔 MKL(Math kernel library) 라이브러리를 이용한 병렬프로그램을 작성하여 쓰레드 수를 증가 시키면서 인텔 Xeon Phi 와 E5 Xeon CPU에서 single precision 성능을 벤치마킹 하여, Xeon Phi 와 Xeon E5 의 이론적인 성능을 비교해 보고자 한다. 또한 openMP와 인텔 MKL라이브러리를 사용한 병렬환경에서 CPU의 성능 지표인 클락스피드와 코어수 외에 Vector unit size 의 크기가 성능에 어떤 영향을 미치는지 살펴보았다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1991년도 한국자동제어학술회의논문집(국내학술편); KOEX, Seoul; 22-24 Oct. 1991
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• pp.633-636
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• 1991

This paper describes the auto depth control system for underwater vehicle that can be used for both near surface and deeply submerged depthkeeping operations. This controller uses the fuzzy control algorithm and is implemented on the 16 bit microprocessor 8086 and coprocessor 8087. For verifying this system design, the digital simulator using PC-386 based T800 transputer is proto-totyped and the real time simulations show us satisfactory results.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1989년도 한국자동제어학술회의논문집; Seoul, Korea; 27-28 Oct. 1989
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• pp.105-108
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• 1989

This paper proposes a performance improvement to a control system with state feedback control loops and feedforward control loops proposed in a previous paper. The technique allows to solve the regulator problem and at the same time to make the system follow command signal. The scheme is implemented in a 16 bit microcomputer using a floating coprocessor. Tests on a DC machine have been conducted, comparisons with the previous results are made.

• 정보처리학회논문지A
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• 제14A권5호
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• pp.301-308
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• 2007

본 논문에서는 위상기반 양안스테레오정합 알고리즘을 이용, 실시간으로 dense disparity map을 추출 가능한 고성능 가속기 구조를 설계하였다. 채택된 알고리즘은 웨이블릿 기반의 위상차 기법의 강건성과 위상상관 기법의 기본적인 control 기법을 결합한 Local Weighted Phase Correlation(LWPC) 스테레오정합 알고리즘으로서 4개의 주요 단계로 구성이 되어 있다. 해당 알고리즘의 효율적인 병렬 하드웨어의 설계를 위하여, 제안된 가속기는 각 단계의 기능블록은 SIMD(Single Instruction Multiple Data Stream) 모드로 동작하게 되며, 전체적으로 각 기능 블록은 파이프라인(pipeline) 모드로 실행된다. 그 결과 제안된 구조에서 제시된 파이프라인 동작 모드의 선형 배열 프로세서는 행렬 순차수행 방법에 의한 2차원 영상처리에서 전치메모리의 필요를 제거하면서도 연산의 일반성과 고효율을 유지하게 한다. 제안된 하드웨어 구조는 Xilinx HDL을 이용하여 필요한 하드웨어 자원을 look up table, flip flop, slice, memory의 소모량으로 표현하였으며, 그 결과 실시간 처리 성능의 단일 칩 구현 가능성을 보여주었다.

• 대한전자공학회논문지SD
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• 제42권6호
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• pp.67-74
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• 2005

암호화 시스템은 다양한 표준으로 인해 하드웨어 구성에 많은 어려움이 있다. 본 논문에서는 다양한 암호화 규격을 수용할 수 있는 재구성 가능한 타원 곡선 암호화 프로세서 구조를 제안한다. 제안된 프로세서 구조는 32bit 크기의 입출력 포트와 내부 버스를 가지며 유한체 연산 장치(AU), 입력/출력 장치(IOU), 레지스터 파일 그리고 프로그램이 가능한 제어 장치(CU)로 이루어져 있다. 제어 장치의 ROM에 저장되어 있는 마이크로 코드에 의하여 프로세서에서 사용할 키의 길이와 원시 다항식이 결정된다 마이크로 코드는 사용자가 프로세서 내부 ROM에 프로그래밍을 통해 저장할 수 있다. 프로세서 내부의 각 장치는 32 bit 크기의 버스로 연결되어 있어 타원 곡선 암호 규격에 무관하게 동작이 가능하므로 32bit 규격의 입출력 포트만 가지고 있으면 새로운 장치로 교체가 가능한 모듈 구조를 갖고 있다. 따라서 소프트웨어적으로 새로운 마이크로 코드를 프로그래밍하고 하드웨어적으로는 필요한 연산 장치의 교체를 통하여 다양한 타원 곡선 암호 체계에 응용될 수 있다. 본 논문에서는 제안된 프로세서 구조를 이용하여 타원곡선 암호화 프로세서를 구현하였으며 그 결과를 기존의 암호화 프로세서와 비교하였다.