• 전자공학회논문지SC
• /
• 제46권1호
• /
• pp.76-81
• /
• 2009

본 논문에서는 새로운 방법의 채널 시간 공유 Subranging ADC를 제안한다. 기존 Subranging ADC의 경우, 상위 비교기 블록과 하위 비교기 블록이 각각 존재 하여 면적과 파워소비가 단점을 지니고 있다. 제안하는 Subrangin ADC는 기존 Subranging ADC와 비슷하나 가장 큰 특징은 하위 ADC의 비교기가 존재하지 않는다. 하위 ADC의 비교기가 존재하지 않는 대신에 Control Switch(CS)를 사용하여 상위 ADC의 비교기를 시간차이를 두고 공유하는 형식을 보여주고 있다. 제안하는 ADC는 하위단의 비교기 블록을 제거하고 상위단의 비교기 블록과 공유하므로 기존 Subranging ADC보다 컴페레이터 숫자를 반으로 줄이며 따라서 칩 전체 면적을 40% 가량 줄인다. 동작 특성을 확인하기 위하여 $0.18{\mu}m$ 1P6M Technology 이용하여 제안된 방법으로 8bit ADC를 설계하였다. 시뮬레이션 결과, 전원전압 1.8V에서 8bit 80MS/s 특성 그리고 10mW의 낮은 전력 소모의 특성을 나타내었다.

• 대한전자공학회논문지SD
• /
• 제45권8호
• /
• pp.37-43
• /
• 2008

본 논문에서는 고속 동작에서 동적 전력 소비와 정적 전력 소비를 동시에 줄일 수 있는 self-timed current-mode Logic(STCML)을 제안한다. 제안된 로직 스타일은 펄스 신호로 가상 접지를 방전하여 로직 게이트의 누설 전류(subthreshold leakage current)를 획기적으로 감소시켰다. 또한, 본 로직은 개선된 self-timing buffer를 사용하여 동적모드 동작 시 발생되는 단락 회로 전류(short-circuit current)를 최소화하였다. 80-nm CMOS 공정을 이용하여 실시한 비교 실험 결과, 제안된 로직 스타일은 기존의 대표적인 current-mode logic인 DyCML에 비하여 동일한 시간 지연에서 26 배의 누설 전력 소비를 줄이고 27%의 동적 전력 소비를 줄일 수 있었다. 또한, 대표적인 디지털 로직 스타일인 DCVS와의 비교 결과, 59%의 누설 전력 소비감소 효과가 있었다.

• 한국전자파학회논문지
• /
• 제12권2호
• /
• pp.184-192
• /
• 2001

본 논문에서는 아리랑 1호 개발단계에서 위성의 전기/전자적 기능 시험을 수행하기 위해 개발 모델로 구성된 Electrical Test Bed(ETB) 플랫폼에서 수행한 전도성 방출 및 전도성 감응시험 결과를 분석하였다. 전도성 전자파환경시험은 전력공급장지(Power control unit)로부터 위성을 구성하고 있는 각각의 하드웨어와DC 전원을 공급하기 위하여 스위치가 동작하는 순간, 전력 및 신호선을 통하여 전달하게 될 노이즈의 순시 파형을 시간 영역에서 측정하고, 모든 하드웨어에 전력이 공급되어 정상상태로 동작하는 동안에 발생하는 노이즈특성을 시간영역과 주파수 영역에서의 스펙트럼을 10 Hz에서 100hz까지 스캐닝하여 그 레벨을 측정하여 결과를 분석한 결과를 이용하여 6 dB이상의 시스템 마진을 더한 결과를 노이즈 소스로 공급하여 하드웨어의 오동작 및 하드웨어의 손상이 없음을 검증하였다. 본 시험은 아리랑 1호 위성의 공동개발을 수행한 미국 TRW 사의 위성체 조립시험장에서 수행되었다.