KSII Transactions on Internet and Information Systems (TIIS)
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제15권3호
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pp.837-852
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2021
Recurrent neural network (RNN) architectures have been used for language modeling (LM) tasks that require learning long-range word or character sequences. However, the RNN architecture is still suffered from unstable gradients on long-range sequences. To address the issue of long-range sequences, an attention mechanism has been used, showing state-of-the-art (SOTA) performance in all LM tasks. A differentiable neural computer (DNC) is a deep learning architecture using an attention mechanism. The DNC architecture is a neural network augmented with a content-addressable external memory. However, in the write operation, some information unrelated to the input word remains in memory. Moreover, DNCs have been found to perform poorly with low numbers of weight parameters. Therefore, we propose a robust memory deallocation method using a limited retention vector. The limited retention vector determines whether the network increases or decreases its usage of information in external memory according to a threshold. We experimentally evaluate the robustness of a DNC implementing the proposed approach according to the size of the controller and external memory on the enwik8 LM task. When we decreased the number of weight parameters by 32.47%, the proposed DNC showed a low bits-per-character (BPC) degradation of 4.30%, demonstrating the effectiveness of our approach in language modeling tasks.
CAM은 RAM이나 PLA 처럼 규칙적인 구조를 갖고 있으므로 CAM 자동설계 프로그램을 제작하기 용이하다. 본 프로그램은 CIF 형태로 그 결과가 출력되고 수정 작업이나 결과를 화면에 보기 위해 IBM/PC 상에서 디스플레이 프로그램을 개발하였다. CIF 파저는 YACC와 LEX로 제작하였고, 플롯팅을 위해서는 ROLAND XY 플롯터를 사용하였다. 위의 과정을 하나의 메뉴안에서 선택에 따라 수행하도록 Full-Down 메뉴를 사용하여 종합하였다.
본 논문에서는 연상 메모리 소자에 대한 데이터와의 병렬 처리 최적 정합 방식을 적용하여 계산 효율과 처리율을 높인 단일 PE 아키텍쳐를 이용하여 CAM을 설계하였다. 설계한 CAM은 크게 3개의 기능 블록(입력 MUX, 최적 정합 CAM, 제어부)으로 구성되어 있다. 데이터 처리는 병렬 입력 및 병렬 비교를 하여 고속으로 데이터를 처리하는 전.병렬 방식을 채택하였다. 이러한 특성을 갖는 CAM은 회로 및 논리 시뮬레이션을 통하여 ETRI 3 m-well 공정 설계 규칙을 사용하여 설계하였다. 본 논문에서 설계된 CAM의 최대 동작 주파수는 20MHz이다.
This paper describes an approach for constucting a Rectilinear Steiner Tree (RST) derivable from a Minimum Spanning Tree (MST), using Associative Processor (AP). We propose a fast parallel algorithm using AP's basic algorithms which can be realized by the processing capability of rudimentary logic and the selective matching capability of Content- Addressable Memory (CAM). The main idea behind the proposed algorithm is to maximize the overlaps between the consecutive edges in MST, thus minimizing the cost of a RST. An efficient parallel linear algorithm with O(n) complexity to construct a RST is proposed using an algorithm to find a MST, where n is the number of nodes. A node insertion method is introduced to allow the Z-type layout. The routing process which only depends on the neighbor edges and the no-rerouting strategy both help to speed up finding a RST.
Because streaming mode connection server suitable to wide area ATM networks performs transmission, reception and lookup with time restriction for the transmission time of a cell, it has demerits of large cell loss incase that burst traffic occurs. Therefore, in this paper to decrease cell loss we propose a high speed CAM (Content Addressable Memory) which is capable of processing data of streaming mode connections server at a high speed. the proposed CAM is applied to forwarding table VPC map which performs function to output connection numbers about input VPI(Virtual Path Identifier)/VCI(Virtual Channel Identifier). The designed high speed CAM consist of DBL(Dual Bit Line) CAM structure performed independently write operation and match operation and two-port SRAM structure. Also, its simulation verification and full-custom layout is performed by Hspice and Composs tools in 0.8 .$\mu$m design rule.
Park, Byeong-Cheol;Park, Chang-Sik;Jeong, Youn-Kwae;Lee, Jeong-Tae
대한전자공학회:학술대회논문집
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대한전자공학회 2000년도 ITC-CSCC -1
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pp.533-536
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2000
In this paper, we proposed high performance packet forwarding engine for asynchronous transfer mode(ATM) based gigabit routers. The forwarding engine is based on ATM switch and accommodates four 622Mbps ports. The forwarding engine has been designed to be able to process the Intemet protocol(IP) packet at 2.5Gbps using the pipelined If header processing and lookup control mechanism. For high performance packet forwarding, we used content addressable memory(CAM) based routing coprocessor operating in hardware and implemented the pipelined lookup control function into a field programmable gate array(FPGA). The pipelined packet header processing mechanism enhanced the forwarding performance of the If packets ingressed from four different 622Mbps ports. Moreover, the If lookup controller designed to have the performance up to 12.5Mpps. The proposed forwarding engine is also designed to support differentiated services(DS) and multiprotocol label switching(MPLS).
고속 IP 주소 룩업(lookup)은 고속 인터넷 라우터의 성능을 좌우하는 주요 요소이다. LPM(longest prefix matching) 탐색은 IP 주소 룩업에서 가장 시간이 많이 걸리는 부분이다. PICAM은 고속 LPM 탐색을 위한 파이프라인 CAM 구조로서, 기존 CAM(content addressable memory, 내용 주수화 메모리)을 이용한 방법보다 룩업 테이블의 갱신속도가 빠르면서도 LPM 탐색율이 높은 CAM 구조이다. PICAM은 3단계의 파이프라인으로 구성된다. 단계 1 및 단계 2의 키필드분할수 및 매칭점의 분포에 따라 파이프라인의 성능이 좌우되며, LPM 탐색율이 달라질 수 있다. 본 논문에서는 PICAM의 파이프라인 성능모델을 제시하고, 이산사건 시뮬레이션(discrete event simulation)을 수행하여, 최적의 PICAM 구조를 도출하였다. IP version 4인 경우 키필드분할수를 8로 하고, 부하가 많이 걸리는 키필드블록을 중복 설치하는 것이 최적구조이며, IP version 6인 경우 키필드블록의 개수를 16으로 하는 것이 최적구조다.
This paper introduces a general purpose Associative Processor(AP) which is very efficient for search-oriented applications. The proposed architecture consists of three main functional blocks: Content-Addressable Memory(CAM) arry, row logic, and control section. The proposed AP is a Single-Instruction, Multiple-Data(SIMD) device based on a CAM core and an array of high speed processors. As an application for the proposed hardware, we present a parallel algorithm to solve a global routing problem in the layout process utilizing the processing capabilities of a rudimentary logic and the selective matching and writing capability of CAMs, along with basic algorithms such a minimum(maximum) search, less(greater) than search and parallel arithmetic. We have focused on the simultaneous minimization of the desity of the channels and the wire length by sedking a less crowded channel with shorter wire distance. We present an efficient mapping technique of the problem into the CAM structure. Experimental results on difficult examples, on randomly generated data, and on benchmark problems from MCNC are included.
Internet의 빠른 성장으로 인한 IP Address의 고갈과 다양한 Application의 등장으로 Network은 IPv6로의 전환을 필요로 하고 있다. IPv6는 128-bits로 늘어날 주소 체계로 IPv4에 비해 LPM을 위한 Lookup Table의 사이즈도 커질 것이기 때문에 대용량의 Lookup Table를 고속으로 처리하기 위한 방안이 필요하다. 이에 대한 해결책으로 하드웨어 기반의 고속의 TCAM을 사용하여 Lookup 성능을 향상시키려는 연구가 많이 되고 있긴 하지만, 최근 등장하고 있는 Priority-TCAM을 활용한 Lookup Table 구성방법에 대한 연구는 찾아 볼 수 없다. 본 논문에서는 Priority-TCAM과 기존 TCAM의 차이점을 기술하고 Priority-TCAM을 사용하여 효율적으로 Lookup Table을 구성하고 운용할 수 있는 알고리즘을 기술한다.
패킷 분류란 규정된 규칙과 입력된 패킷의 헤더 필드를 검색하여 매칭 여부를 판단하는 것으로 하드웨어적인 패킷 필터링 시스템은 일반적으로 Ternary Content Addressable Memory를 사용하여 구현된다. 하지만 TCAM은 구조적인 특성으로 인해 범위 규칙을 효율적으로 분류할 수 없기 때문에 기존의 필터링 시스템에서는 주어진 범위를 대표할 수 있는 prefix 형태의 값으로 범위를 변환하고 변환된 값을 TCAM 엔트리에 저장하여 패킷 필터링 을 수행하며, 이 경우 범위 규칙의 필드가 W비트일 때 최대 2W-2 개의 엔트리가 필요하다 범위 규칙이 일반적으로 패킷 헤더 필드 중 소스포트와 목적지포드 필드에 사용되는 것을 고려하면 하나의 규칙이 최대 900개의 엔트리를 점유하게 된다. 본 논문에서는 범위 규칙을 TCAM 엔트리로 변환시 점유 엔트리 수를 줄이기 위해 범위 규칙을 대칭성을 가지는 그레이 코드로 변환한 후 범위를 대표할 수 있는 TCAM 엔트리로 변환하는 알고리즘을 제시하였다. 제안된 알고리즘은 최대 2W-4 개의 TCAM 엔트리로 변환되며, 모든 범위에 대해 기존의 방법 보다 항상 더 적은 수의 TCAM 엔트리를 생성한다 또한 negation 범위에 대해서도 효율적으로 적용 할 수 있다. 시뮬레이션 결과 16 비트의 범위 매칭에 대해 기존의 방법보다 제안된 알고리즘이 평균 7%의 TCAM 엔트리를 감소시킬 수 있으며, 패킷의 소스와 목적지 포트를 동시에 고려하는 경우 평균 14%를 절감할 수 있고, 실제 사용되고 있는 침입탐지 프로그램의 범위 규칙에 적용시킨 결과 10% 정도의 TCAM 엔트리를 절약할 수 있음을 보였다.
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[게시일 2004년 10월 1일]
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