• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2003년도 가을 학술발표논문집 Vol.30 No.2 (1)
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• pp.196-198
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• 2003

Virtually every digital signal processors(DSPs) support on-chip multi- memory banks that allow the processor to access multiple words of data from memory in a single instruction cycle. Also, all existing fixed-point DSPs have irregular architecture of heterogeneous register which contains multiple register files that are distributed and dedicated to different sets of instructions. Although there have been several studies conducted to efficiently assign data to multi-memory banks, most of them assumed processors with relatively simple, homogeneous general-purpose resisters. Therefore, several vendor-provided compilers fer DSPs were unable to efficiently assign data to multiple data memory banks. thereby often failing to generate highly optimized code fer their machines. This paper presents an algorithm that helps the compiler to efficiently assign data to multi- memory banks. Our algorithm differs from previous work in that it assigns variables to memory banks in separate, decoupled code generation phases, instead of a single, tightly-coupled phase. The experimental results have revealed that our decoupled algorithm greatly simplifies our code generation process; thus our compiler runs extremely fast, yet generates target code that is comparable In quality to the code generated by a coupled approach

• Nuclear Engineering and Technology
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• 제45권4호
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• pp.489-504
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• 2013

Software safety for nuclear reactor protection systems (RPSs) is the most important requirement for the obtainment of permission for operation and export from government authorities, which is why it should be managed with well-experienced software development processes. The RPS software is typically modeled with function block diagrams (FBDs) in the design phase, and then mechanically translated into C programs in the implementation phase, which is finally compiled into executable machine codes and loaded on RPS hardware - PLC (Programmable Logic Controller). Whereas C Compilers are fully-verified COTS (Commercial Off-The-Shelf) software, translators from FBDs to C programs are provided by PLC vendors. Long-term experience, experiments and simulations have validated their correctness and function safety. This paper proposes a behavior-preserving translation from FBD design to C implementation for RPS software. It includes two sets of translation algorithms and rules as well as a prototype translator. We used an example of RPS software in a Korean nuclear power plant to demonstrate the correctness and effectiveness of the proposed translation.

• 대한임베디드공학회논문지
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• 제14권1호
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• pp.51-61
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• 2019

There are strict evaluation processes before using new processors to satellites. Engineers evaluate processors from various viewpoints including specification, development environment, and cost. From a viewpoint of computation power, manufacturers provide benchmark results with processors, and engineers decide which processors are adequate to their satellites by comparing the benchmark results with requirements of their satellites. However, the benchmark results depends on a test environment of manufacturers, and it is quite difficult to achieve similar performance in a target environment. Therefore, it is necessary to evaluate the processors in the target environment. This paper compares performance of a processor, AT697F/LEON2, in software testbed (STB) with three development boards of XC2V/LEON3, GR712RC/LEON3, and GR740/LEON4. Seven benchmark functions of Dhrystone, Stanford, Coremark, Whetstone, Flops, NBench, and MiBench are selected. Results are analyzed with hardware and software properties: hardware properties of core architecture, number of cores, cache, and memory; and software properties of build options and compilers. Based on the analysis, this paper describes a guideline for choosing processors for next generation satellites.

• 한국항행학회논문지
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• 제21권6호
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• pp.674-679
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• 2017

4차 산업혁명과 ICT 기술의 중요성이 증가함에 따라 소프트웨어 중심 사회가 초래되었다. 기존 소프트웨어 교육은 학습 환경구성에 제한적이었으며, 초기에 많은 비용이 발생하였다. 이를 해결하기 위하여 웹 컴파일러를 활용하는 형태의 학습 방법이 개발되었다. 웹 컴파일러는 다양한 소프트웨어 언어를 지원하며, 컴파일 결과를 사용자에게 웹을 통해 보여준다. 하지만 4차 산업혁명의 핵심기술인 인공지능에 대한 웹 컴파일러는 아직 미비한 상황이다. 본 논문에서는 구글 인공지능 라이브러리인 텐서플로우 기반의 웹 컴파일러를 설계, 구현하였다. nodeJS 기반의 서버에 텐서플로우와 텐서플로우 서빙, 파이썬 주피터를 구현하고, meteorJS 기반의 웹 서버를 구축하여 인공지능 학습을 위한 시스템을 구현하였다. 소프트웨어 중심 사회에서 인공지능 학습을 위한 도구로써의 활용이 가능할 것으로 기대된다.

• 한국정보처리학회논문지
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• 제4권6호
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• pp.1636-1651
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• 1997

포트란 M 등의 태스크 병렬언어에서는 프로그래머가 태스크 병렬구조를 사용하여 프로그래밍한다. 그런데 응용 프로그램에서 프로시쥬어간에 종속성 관계가 존재하는 경우 프로그래머가 이 종속성을 고려하여 태스크 병렬 프로그램을 작성하기는 쉽지 않다. 그러므로 컴파일러 단계에서 묵시적 병렬성을 추출한 후, 태스크 병렬언어에서 제공하는 병렬구조로 변환하는 병렬화가 필요하다. 그러나 현재의 태스크 병렬언어 컴파일러에서는 이러한 기능을 제공하지 못하고 있다. 본 논문에서는 종속성 관계에 따라 각 경우를 분석하여, 순차 수행되어야하는 루프 구조에 대해 컴파일러 단계에서 포트란 M의 태스크 병렬 구조인 PROCESSDO 루프와 PROCESSES 블록구조로 병렬화하기 위해 묵시적 병렬성을 가지고 있는 경우를 추출하는 방안을 제안한다. 그리고 PROCESSDO 루프와 PROCESSES 블록 구조 모두로 병렬화 가능한 경우, 조건에 따라 어느 구조로 변환하는 것이 효과적인가를 분석한다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제15권1호
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• pp.62-66
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• 2009

많은 컴파일러는 속도를 높이기 위해서 최적화를 수행한다. 최적화의 결과로 프로그램의 구문이 변경된다. 단일 스레드 소프트웨어에서는 변경된 구문이 영향을 받지 않지만 멀티스레드 소프트웨어에서는 변경된 구문 때문에 예상하지 못한 실행 결과가 발생할 수 있다. 멀티 스레드자바 소프트웨어는 스레드들 간에 메모리를 통한 상호작용을 자바 메모리 모델을 통해서 명세 한다. 자바 메모리 모델은 자바언어의 표준 메모리 모델이다. 하지만 현재까지 나와 있는 어떠한 자바 모델 체킹 도구도 자바 메모리 모델을 지원하지 않는다. 본 논문에서는 자바 메모리 모델을 지원하는 모델 체킹 도구를 개발하기 위해서 자바 메모리 모델을 지원하는 시물레이터를 많은 모델 체킹 도구에서 사용되는 SMT 기반으로 구현했다. SMT 기반 메모리 모델 시뮬레이터는 기존의 메모리 모델 시뮬레이터에서 몇분이 걸리는 계산 결과를 1초 이내에 계산하였다. 또한 이를 통해 기존 소프트웨어 모델 체킹에서 표현할 수 없는 실행 결과를 빠르게 표현할 수 있다.

• 자연과학논문집
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• 제5권2호
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• pp.39-43
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• 1992

사용자의 관점에서 볼때는 compiler가 parallelism을 발견할 수 있게 하는것이 매우 요구되지만, 아무리 잘 만들어진 compiler 라 할지라도 conditional, functional 또는 I/O statement 등 프로그램내에 존재하는 많은 parallelism을 인식 하기가 결코 쉬운 일이 아니다. 경우에 따라서는 compiler의 parallelism 결정이 곤란할경우 사용자에게 feedback 시키는 경우가 종종 있다. 이런 입장에서 프로그래머는 parallelism을 바로 전달하기 위해서 프로그램의 일부를 재구성 시킬 필요가 자주 발생한다. 그러한 관점에서 Functional, Declarative 언어의 잇점이 있다고 할 수 있고, 그러기 위해서는 paralled machine에 적합한 Algorithm 이 필요하다. 그러나, 이미 사용중인 Algorithm이 Parallel Machine에 부적절 하다는 것을 의미 하는것은 아니다. 본 연구에서는, Fortran을 이용하여 Parallel Algorithm을 구현 시키기위한 Declarative 언어에 있어서 Array 및 Matrix 를 다루기위한 Abstraction 방법을 제시 하고자 한다.

• 전자공학회논문지C
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• 제36C권2호
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• pp.1-13
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• 1999

디지털 신호처리용 응용 프로그램의 복잡도가 증가햐면서, 효율적인 컴파일러를 지원하는 DSP 프로세서 구조의 필요성이 증대되고 있다. 많은 범용 레지스터와 직교적(orthogonal)인 명령어 집합을 가지는 RISC프로세서 구조에 메모리 오퍼랜드, 전용 어드레스 계산 유닛, 단일 사이클 MAC 명령어, zero-overhead 하드웨어 루프 등 DSP 프로세서의 구조적 특징을 가하여 효율적인 컴파일러를 가지는 고성능의 RISC 기반 DSP를 구현할 수 있다. 본 논문에서는 이 네 가지 DSP 아키텍쳐 구성 요소를 지원하는 코드변환기를 개발하고, 이를 이용하여 각각의 DSP 아키텍쳐 구성 요소들을 보완하였을 때 성능에 미치는 영향을 정량적으로 평가하였다. 성능 평가 실험에는 C 언어로 작성된 7개의 DSP 벤치마크 프로그램과 QCELP 음성 부호화기를 이용하였으며, 평가 결과를 RISC 프로세서뿐만 아니라 Texas Instruments 사의 TMS320C3x, TMS320C54x, TMS320C5x DSP 프로세서와 비교하였다.

• 정보처리학회논문지A
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• 제9A권2호
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• pp.197-206
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• 2002

통신과 계산 작업을 중첩 수행함으로써 통신 시간의 감춤 효과를 얻는 것은 일반적인 병렬 프로그램 최적화 방법 중의 하나이다. 본 논문에서는 데이타 병렬 프로그램에서 자주 사용되는 군집 통신(collective communication)의 하나인 원형 쉬프트(circular shift) 통신에 대해 중첩 효과를 실험하고 고찰하였다. 이더넷 스위치로 연결된 클러스터 시스템에서 원형 쉬프트 통신을 수행할 때, 중첩으로 얻을 수 있는 최대 이득과 중첩할 수 없는 시간을 측정하였다. 각 플랫폼 별로 이러한 측정값들을 얻어 퇴적화 컴파일러의 입력으로 활용할 수 있을 것이다. 한편 기존의 성능 모델을 통해 퇴적화하는 것은 크게 두가지 문제를 갖고 있다. 하나는 기본적인 점대점 통신에 입각한 모델을 제공하기 때문에 통신 라이브러리의 함수를 사용할 때의 종합적인 효과, 특히, 군집 통신과 같은 경우에는 적용하기 어렵다는 것이다. 다른 하나는 군집 통신의 성능은 분석은 가능하지만, 중첩 효과는 분석할 수 없다는 것이다. 본 논문에서는 이러한 기존 모델의 단점을 보완하여 확장하였다. 또한, 원형 쉬프트 통신에 대한 실험 결과를 토대로 확장된 모델의 매개 변수 값들을 추출하여 예제 프로그램을 통해 분석하였다.

• 컴퓨터교육학회논문지
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• 제16권6호
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• pp.33-43
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• 2013

컴파일러와 언어구현 교과목은 컴퓨터과학 교과과정에서 오랫동안 중요한 주제로 인식되어 왔다. 그것은 컴파일러에 관한 지식이 프로그래밍 언어와 시스템을 이해하는 데에 중요한 역할을 할 뿐 아니라, 컴파일러 기술이 많은 응용 영역에서 활용될 수 있기 때문이다. 그러나 제한된 자원과 시간적 제약 때문에 컴파일러 기술을 효과적으로 전달하기 위해서는 많은 노력이 필요하다. 본 논문에서는 교육용 컴파일러 개발환경인 Edu-IDEC을 이용한 컴파일러 수업모형을 제시한다. Edu-IDEC는 로봇 플랫폼에서의 컴파일러 개발환경으로서, 컴파일러 제작도구, 레퍼런스 컴파일러, 구문트리 시각화도구, 목적언어 시각화 도구, 로봇제어기, 그리고 로봇시뮬레이터 등의 기능이 있으며, 이클립스 플러그인 기반으로 동작한다. 그리고 제시된 모형을 실제 수업에 적용하여 그 평가결과를 제시한다.