• 대한전자공학회논문지SD
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• 제44권11호
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• pp.74-81
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• 2007

본 논문에서는, 1.8V 6-bit 1GSPS CMOS A/D 변환기를 제안한다. 제안하는 A/D 변환기는 저 전력소모를 위해 폴딩 구조의 A/D 변환기로 구현되었으며, 특히 전압구동 인터폴레이션 기법을 사용하여 전력소모를 최소화 하였다. 또한 전체 A/D 변환기의 전력소모 감소를 위해 새로운 폴더 감소회로를 제안하여 기존의 폴딩 A/D 변환기에 비해 폴더 및 프리앰프 수를 절반으로 줄였고, 새로운 프리앰프 평균화 기법과 폴딩에 적합한 레이아웃 기법을 제안하여 전체 A/D 변환기의 성능을 향상시켰다. 설계된 A/D 변환기는 1GSPS의 변환속도에서 500MHz의 ERBW를 가지며, 이때의 전력소모는 60mW이였다. 측정결과 INL은 $\pm$0.5 LSB, DNL은 $\pm$0.7 LSB 이내의 정적 특성을 보였으며 Fin=100MHz의 샘플링 300MHz에서 SNR=34.1dB의 동적 특성을 나타내었다. 제안하는 A/D 변환기는 0.18um CMOS공정으로 제작되었으며 ADC 코어의 유효 칩 면적은 $0.27mm^2$ 이다.

• 한국산학기술학회논문지
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• 제13권7호
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• pp.3201-3206
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• 2012

본 논문은 정방형 도파관을 이용하여 편파면을 회전시키는 편파기의 단순화된 설계법을 제안하였다. Ku 밴드 주파수인 14.3GHz~14.8GHz에서 동작하는 $180^{\circ}$ 편파기의 특성을 최적화하기 위하여, 개선된 모드정합법과 구분적 멱보간법을 편파기 설계에 적용하였다. 최적화 결과는 VSWR<2 인 범위의 Ku 밴드 주파수 대역에서 500MHz의 대역폭을 나타내었고, 직교모드 $TE_{10}$와 $TE_{01}$ 간에 위상차는 14.2GHz~14.8GHz 주파수 대역에서 $180^{\circ}{\pm}1^{\circ}$ 를 갖는다. 그리고 교차편파 손실은 40dB 이하이고, 통과대역의 삽입손실은 0.1dB 이다. 따라서 제안한 편파기는 낮은 VSWR과 소형의 크기가 요구되는 실질적인 Ku 밴드 시스템에 적용이 가능하다.

• 한국전자파학회논문지
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• 제10권4호
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• pp.550-563
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• 1999

본 논문은 시변 맥스웰 방정식에 기초한 웨이브릿-갤러킨 설계를 제안하였다. 두 개의 모멘트 함수가 0 이 되는 Daubechies 웨이브릿 함수를 기저함수로 전개하고 Yee가 제안한 Leap-frog 접근법을 적용하였다. D Daubechies 웨이브릿의 변위된 보간 특성을 이용하여 적분이나 매체 연산자에 대한 부가적인 행렬이 필요없 는 방정식을 유도하였다 안정화 조건을 유도하고 분산특성을 분석한 후 유한차분 시간영역법과 다해상도 시 간영역법의 결과와 비교하였고. 분산특성의 분석을 통해 기저함수의 정규성(Regularity)과 받침폭(Support width) 사이의 균형을 확인했다. 기저함수가 단 2개의 0이 되는 웨이브릿 모멘트 함수를 가지지만. 이는 수치 해석 상에서 무시할 수 있는 분산 오류를 수반하였고, 컴팩트 받침(Compact support)에 의해 노드 당 적은 수의 계수만이 고려되었다. 제안된 설계의 저장계수의 효율, 실행 시간의 감소와 정확도를 균일 공진기와 비 균일 공진기의 공진주파수 해석을 통해 검증하였다.

• 대한기계학회논문집
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• 제14권3호
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• pp.646-655
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• 1990

본 연구에서는 EPIES 프로그램의 상세한 내용과 이를 이용한 5가지 파괴역학 시편에 대한 사례 연구에 대하여 보고하고자 한다.

• 대한전자공학회논문지SD
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• 제47권10호
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• pp.7-13
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• 2010

본 논문에서는 전자기파 장애(EMI)의 감소를 위한 위상 보간기 기반의 새로운 스프레드 스펙트럼 클락 발생기(SSCG)를 제시한다. 제안하는 SSCG는 낮은 설계 복잡도와 저전력 및 작은 칩면적을 갖으며 삼각 주파수 변조를 이루기 위해 디지털적으로 조절 가능한 위상 보간 방식을 사용하였다. 이 새로운 SSCG는 듀티 싸이클 왜곡 없이 200MHz에서 ${\pm}2%$의 센터-스프레드 스펙트럼 범위를 갖는 시스템 클락을 발생시킬 수 있다. 이 위상 보간기 기반의 SSCG 회로는 200MHz에서 약 5.0 mW의 전력을 소모하고, 0.18-um 1.8-V CMOS 공정을 사용하여 설계하여 검증하였으며 $0.092mm^2$의 칩 면적을 차지한다.