• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 춘계학술대회
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• pp.88-90
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• 2012

본 논문은 rail-to-rail 입력 범위를 가지는 10-bit 10-MS/s 비동기 축차근사형 (SAR: successive approximation register) 아날로그-디지털 변환기 (ADC: analog-to-digital converter)를 제안한다. 제안된 SAR ADC는 커패시터 디지털-아날로그 변환기 (DAC: digital-to-analog converter), SAR 로직, 그리고 비교기로 구성된다. 외부에서 공급되는 클럭의 주파수를 낮추기 위해 SAR 로직과 비교기에 의해 비동기로 생성된 내부 클럭을 사용한다. 또한 높은 해상도를 구현하기 위해 오프셋 보정기법이 적용된 시간-도메인 비교기를 사용한다. 면적과 전력소모를 줄이기 위해 분할 캐패시터 기반 차동DAC를 사용한다. 설계된 비동기 SAR ADC는 0.18-um CMOS 공정에서 제작되며, core 면적은 $420{\times}140{\mu}m^2$이다. 1.8 V의 공급전압에서 0.818 mW의 전력 소모와 91.8 fJ/conversion-step의 FoM을 가진다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권2호
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• pp.189-197
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• 2014

This work proposes a 12b 100 MS/s $0.11{\mu}m$ CMOS three-step hybrid pipeline ADC for high-speed communication and mobile display systems requiring high resolution, low power, and small size. The first stage based on time-interleaved dual-channel SAR ADCs properly handles the Nyquist-rate input without a dedicated SHA. An input sampling clock for each SAR ADC is synchronized to a reference clock to minimize a sampling-time mismatch between the channels. Only one residue amplifier is employed and shared in the proposed ADC for the first-stage SAR ADCs as well as the MDAC of back-end pipeline stages. The shared amplifier, in particular, reduces performance degradation caused by offset and gain mismatches between two channels of the SAR ADCs. Two separate reference voltages relieve a reference disturbance due to the different operating frequencies of the front-end SAR ADCs and the back-end pipeline stages. The prototype ADC in a $0.11{\mu}m$ CMOS shows the measured DNL and INL within 0.38 LSB and 1.21 LSB, respectively. The ADC occupies an active die area of $1.34mm^2$ and consumes 25.3 mW with a maximum SNDR and SFDR of 60.2 dB and 69.5 dB, respectively, at 1.1 V and 100 MS/s.

• 한국통신학회논문지
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• 제34권1B호
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• pp.86-97
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• 2009

실시간 위치 측정 시스템은 사람 또는 사물의 위치를 측정하고 추적하는 시스템이다. TDOA 기반의 실시간 위치 측정 시스템은 태그로부터 전달된 신호의 도착시간 차이를 이용하여 위치를 측정한다. TDOA 기반의 실시간 위치 측정 시스템에서 리더들 간의 도착시간 차이를 계산하기 위해서는 리더 간 시각 동기화가 필수적이다. 본 논문에서는 IEEE 802.15.4 네트워크에서의 실시간 위치 측정 시스템을 위한 정밀 시각 동기 시스템을 제안한다. IEEE 802.15.4 네트워크에서 정밀한 시각 동기를 이루기 위해서 본 논문에서는 네트워크 프로토콜 스택의 지연과 지터 등의 에러요인을 분석한다. 분석된 에러 요인들에 기반하여 하드웨어 시각 측정 장치를 개발하고, 칼만 필터를 적용하여 네트워크 프로토콜에서 발생하는 지연과 지터를 최소화하였다. 제안한 기법을 통하여 성능평가 결과, 실시간 위치 측정 시스템에서의 리더들은 상호간에 10나노초 이하의 시각 동기를 이루었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권3호
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• pp.404-416
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• 2015

Small-area, low-power coarse and fine frequency detectors (FDs) are proposed for an adaptive bandwidth referenceless CDR with a wide range of input data rate. The coarse FD implemented with two flip-flops eliminates harmonic locking as long as the initial frequency of the CDR is lower than the target frequency. The fine FD samples the incoming input data by using half-rate four phase clocks, while the conventional rotational FD samples the full-rate clock signal by the incoming input data. The fine FD uses only a half number of flip-flops compared to the rotational FD by sharing the sampling and retiming circuitry with PLL. The proposed CDR chip in a 65-nm CMOS process satisfies the jitter tolerance specifications of both USB 3.0 and USB 3.1. The proposed CDR works in the range of input data rate; 2 Gb/s ~ 8 Gb/s at 1.2 V, 4 Gb/s ~ 11 Gb/s at 1.5 V. It consumes 26 mW at 5 Gb/s and 1.2 V, and 41 mW at 10 Gb/s and 1.5 V. The measured phase noise was -97.76 dBc/Hz at the 1 MHz frequency offset from the center frequency of 2.5 GHz. The measured rms jitter was 5.0 ps at 5 Gb/s and 4.5 ps at 10 Gb/s.

• 한국통신학회논문지
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• 제22권5호
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• pp.1045-1057
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• 1997

본 논문에서는 동기를 위한 별도의 정보를 송신하지 않는 OFDM 시스템에서 순수데이타만으로 동기를 취하는 알고리즘을 제안하고, OFDM 수신기의 동기회로를 설계, DSP 칩을 사용하여 하드웨어로 구현하였다. 수신시 DFT 구간의 불일치가 잡음에 의한 신호점의 퍼짐과 같이 신호점의 퍼짐으로 나타남에 따라 퍼짐의 정도로 블록의 초기동기를 이루고 이 정보로부터 보호구간을 제거한 데이터를 이용 early-late 회로를 구성하여 블록의 동기 추적을 하도록 하였고, DSP 침 TMS320C30을 사용하여 1200bps 데이터를 복원하는 복조기를 제작하여 알고리즘의 타당성을 입증하였다. 제작된 보드의 클럭은 30MHz로 한개의 샘플 구간동안 2회의 128차 복소수 FFT를 수행하여 매 샘플마다 DFT 구간의 불일치에 의한 신호점의 퍼짐을 계산하고 대부분의 일을 소프트웨어로 처리하여 수신기의 하드웨어를 간단히 할 수있다.

• 한국전자통신학회논문지
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• 제16권3호
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• pp.417-422
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• 2021

본 논문에서는 시간영역 비교기를 응용한 ZQ 보정회로를 제안한다. 제안하는 비교기는 VCO기반으로 설계되었으며 전력소모를 감소시키기 위해 추가적인 클록 발생기를 사용하였다. 제안한 비교기를 사용하여 참조 전압과 PAD 전압을 낮은 1 LSB 전압 단위로 비교하여 추가적인 오프셋 보정과정을 생략할 수 있었다. 제안하는 시간영역 비교기 기반의 ZQ 보정회로는 1.05 V 및 0.5 V 공급전압의 65 nm CMOS공정으로 설계되었다. 제안한 클록 발생기를 통해 단일 시간영역 비교기 대비 37 %의 전력소모가 감소하였으며 제안하는 ZQ 보정 회로를 통해 최대 67.4 %의 mask margin을 증가시켰다.

• 한국위성정보통신학회논문지
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• 제4권2호
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• pp.39-45
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• 2009

본 논문은 DVB-RCS +M 표준에서 제안된 직접수열기반의 대역확산기술 중 코드 동기 기술에 관한 것이다. 직접수열기반의 대역확산기술은 다중반송파기반의 대역확산기술에 비해 비선형증폭기의 영향을 덜 받으나 수신단에서 코드 동기 시간 측면에서 불리하다. 이러한 어려움을 개선해보고자 초기 코드 포착을 위한 강인한 상관기 구조가 제안되고 코드 추적을 위한 비동기 DLL(Delay Lock Loop)이 제안된다. 본 기법을 바탕으로 평균 포착 시간 등의 결과를 제시하고 샘플 클럭 타이밍 오차에 영향을 받지 않는 2 오버샘플기반의 코드 추적회로의 구조와 결과도 제시한다.

• 대한공간정보학회지
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• 제22권1호
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• pp.47-54
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• 2014

휴대용 단말에 간편하게 구현 가능하도록 GPS의 코드의사거리 관측치 기반의 정밀단독측위(PPP; Precise Point Positioning) 알고리즘을 개발하고 그 성능을 검증하였다. PPP에 필요한 기본 모델로 그룹 딜레이, 상대성 효과, 위성안테나 위상중심오프셋 보정모델을 적용하였다. 위성 궤도와 시계오차는 IGS(International GNSS Service) 공식 산출물에 최적의 알고리즘을 통해 보간하고, 대류권과 전리층 오차는 각각 과학기술용 GPS 자료처리 소프트웨어로 산출한 참값과 GIM(Global Ionosphere Model)을 사상함수를 적용해 시선방향 오차로 변환해 적용하였다. 개발된 알고리즘을 4일간 테스트한 결과 수평오차는 0.8~1.6m, 수직오차는 1.6~2.2m 수준으로 나타났다. 이는 DGPS 측위결과와 유사한 성능으로 향후 PPP 알고리즘의 추가개선이 이루어질 경우 다양한 측량 및 위치기반서비스 분야에 활용 가능할 것으로 기대된다.

• 한국전자통신학회논문지
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• 제4권4호
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• pp.247-252
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• 2009

본 논문은 전하펌프와 클록트리거 회로를 사용하는 프리스케일러가 포함된 UHF RFID 응용을 위한 900MHz Integer-N 방식의 주파수 합성기를 소개한다. 쿼드러처 출력이 가능한 전압제어발진기와 프리스케일러, 위상주파수검출기와 전하펌프 및 아날로그 고정 검출기는 0.35-${\mu}m$ CMOS 공정으로 설계되었다. 주파수 분주기는 verilog-HDL 모듈을 통해 설계되었으며 mixed-mode 시뮬레이션을 통해 디자인을 검증하였다. 전압제어발진기의 동작 주파수영역은 828MHz에서 960MHz이고 위상이 90도 차이나는 쿼드러처 신호를 출력한다. 시뮬레이션 결과로 위상잡음은 100KHz offset 주파수에서 -102dBc/Hz 이었으며, 고착시간은 896MHz에서 928MHz까지 32MHz step을 천이할 때 4us이다.

• 정보처리학회논문지C
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• 제15C권1호
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• pp.31-36
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• 2008

무선 센서망에서 이동노드의 위치를 추정하는데 센서노드의 클럭주파수 차이는 TOF 추정에 중요한 파라메타이며, 이동노드와 고정노드 간의 거리 추정에 크게 영향을 미친다. IEEE802.15.4a에서는 별도의 유선 등에 의한 망동기 공급이 없는 상태에서도 주파수 차이에 둔감한 비동기 TWR 및 SDS-TWR 거리 추정 방식을 제안하고 있다. 그러나 제안된 비동기 TWR 및 SDS-TWR 방식은 여전히 노드 쌍에 따른 주파수 차이, 프레임 처리 시간, 프레임 처리 시간 차이 등에 의한 영향을 충분히 제거하지 못하고 있다. 특히 주파수 차이가 큰 저가의 발진기 사용, 서로 다른 하드웨어 및 소프트웨어에서 동작하는 센서노드는 더 큰 위치추정 오류를 유발할 수 있다. 본 논문은 주파수 차이를 추정하는 방식을 제안하고, 기존의 TWR 및 SDS-TWR 방식에 적용하였다. 시뮬레이션을 통하여 주파수 차이 추정을 적용한 제안된 방식은 주파수 차이의 영향을 감소시켜 TWR 및 SDS-TWR 등의 성능을 개선시켰으며, 25cm 이하의 위치오류가 발생하는 것을 확인하였다.