• Journal of Positioning, Navigation, and Timing
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• 제4권2호
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• pp.43-55
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• 2015

In the case of satellite navigation positioning, the shielding of satellite signals is determined by the environment of the region at which a user is located, and the navigation performance is determined accordingly. The accuracy of user position determination varies depending on the dilution of precision (DOP) which is a measuring index for the geometric characteristics of visible satellites; and if the minimum visible satellites are not secured, position determination is impossible. Currently, the GLObal NAvigation Satellite system (GLONASS) of Russia is used to supplement the navigation performance of the Global Positioning System (GPS) in regions where GPS cannot be used. In addition, the European Satellite Navigation System (Galileo) of the European Union, the Chinese Satellite Navigation System (BeiDou) of China, the Quasi-Zenith Satellite System (QZSS) of Japan, and the Indian Regional Navigation Satellite System (IRNSS) of India are aimed to achieve the full operational capability (FOC) operation of the navigation system. Thus, the number of satellites available for navigation would rapidly increase, particularly in the Asian region; and when integrated navigation is performed, the improvement of navigation performance is expected to be much larger than that in other regions. To secure a stable and prompt position solution, GPS-GLONASS integrated navigation is generally performed at present. However, as available satellite navigation systems have been diversified, finding the minimum satellite constellation combination to obtain the best navigation performance has recently become an issue. For this purpose, it is necessary to examine and predict the navigation performance that could be obtained by the addition of the third satellite navigation system in addition to GPS-GLONASS. In this study, the current status of the integrated navigation performance for various satellite constellation combinations was analyzed based on 2014, and the navigation performance in 2020 was predicted based on the FOC plan of the satellite navigation system for each country. For this prediction, the orbital elements and nominal almanac data of satellite navigation systems that can be observed in the Korean Peninsula were organized, and the minimum elevation angle expecting signal shielding was established based on Matlab and the performance was predicted in terms of DOP. In the case of integrated navigation, a time offset determination algorithm needs to be considered in order to estimate the clock error between navigation systems, and it was analyzed using two kinds of methods: a satellite navigation message based estimation method and a receiver based method where a user directly performs estimation. This simulation is expected to be used as an index for the establishment of the minimum satellite constellation for obtaining the best navigation performance.

• 한국통신학회논문지
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• 제26권12A호
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• pp.2000-2011
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• 2001

본 논문에서는 기존 1배속 및 6배속과 같은 저속 DVD 시스템에서 설계되었던 Analog PLL(Phase Locked Loop)을 고배속 동작에 유용하게 디지털화 했으며, 고속인 20배속 DVD 시스템에서의 최적 Digital PLL 모델을 제시하였다. 특히, 고속 DVD 시스템 설계에서 성능 열화의 주요 원인인 bulk delay, 샘플링 클럭 주파수 오타, 비대칭 신호 현상과 같은 채널 영향들을 고려하여 안정적으로 동작할 수 있는 DPLL 설계에 초점을 맞추었다. 우선, DPLL에서는 새로운 타이밍 에러 검출 알고리즘으로 변형된 Early-Late 방법을 제시하였다. 그리고, 비대칭 신호 보정기에는 고속으로 동작하고 안정적으로 보정 역할을 수행하는 영점교차 지점을 이용한 4샘플 신호 보정 알고리즘을 설계하였다. 본 논문에서 제안하는 타이밍 에러 검출기는 기존 방식에 비해 각각, 3dB의 SNR 이득과 지터성능이 4배 향상됨을 볼 수 있었고 또한, 영점교차 지점에서 4샘플 신호를 이용한 보정 알고리즘은 기존 방식에 비해 보상시간의 50% 단축과 2dB의 SNR 이득, 지터 성능의 34% 효율을 볼 수 있었다. 최종적으로 제안된 비대칭 보정기와 DPLL이 통합된 시스템을 BER 성능 평가를 통해서 기존 알고리즘에 비해 제안된 방식이 0.4dB, 2dB 성능 향상을 확인하였다.

• 한국농림기상학회지
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• 제11권2호
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• pp.61-71
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• 2009

최근 우리나라의 춥지 않은 겨울은 온대낙엽과수의 휴면타파에 필요한 저온기간을 충분히 갖지 못하게 함으로서 개화시기를 앞당기거나 불균일하게 함으로써 수확량을 감소시키는 원인이 되고 있다. 기후변화시나리오에 의하면 이러한 피해가 앞으로 더욱 심해질 것으로 전망되므로 과수산업의 대응전략마련을 위해 정확한 개화기 예측이 필수적이다. 기존의 개화기 예측은 이른 봄부터 나타나는 기온의 영향만을 적용한 것으로써 겨울 동안 눈의 휴면상태와 봄철 발아로 인한 개화시기의 변동은 반영할 수가 없었다. 본 연구는 휴면기간 동안 시간과 기온의 조합인 온도시간에 근거하여 내생휴면해제일, 발아, 개화를 예측할 수 있는 휴면시계모형을 배 품종 '신고'에 맞게 조정하고자 수행하였다. 매일의 기온 자료만으로 내생휴면해제일을 찾아내기 위해 수확이 끝난 포장에서 매주 신고 가지를 채취하여 발아실험을 수행하였으며 포장에서 관측된 일 최고 및 최저기온을 이용하여 내생휴면해제일까지 온도시간을 계산하고 적산하였다. 기준온도를 $4^{\circ}C$에서 $10^{\circ}C$ 범위로 설정하고 $0.1^{\circ}C$ 단위까지 세분화하여 휴면시계모형을 반복 구동함으로써 출력된 예상 발아기와 실측 발아기가 일치하는 조건에 해당하는 기준온도와 저온요구도를 도출하였다. 장기 생물계절 관측자료에 근거하여 발아 이후 개화에 이르는 기간의 온도시간을 계산하여 휴면시계모형에 추가함으로써 배 품종 신고의 만개기를 예측할 수 있도록 수정하였다. 이 모형에 의해 최근 9년간 개화기를 추정한 결과 RMSE가 1.9일로서 신고의 만개기 예측에 실용화 할 수 있을 것으로 판단된다.

• 대한전자공학회논문지SD
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• 제47권2호
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• pp.21-31
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• 2010

본 논문에서는 DisplayPort용 전자기기 또는 클록 발생을 요구하는 다양한 회로에서 발생 할 수 있는 전자방해(EMI) 현상을 줄일 수 있는 위상 동기 루프와 확산 대역 클록 발생기를 구현 하였다. 이 시스템은 기본적으로 송신용 위상 동기 루프와 확산 대역 클록 발생기 구현을 위한 전하펌프2 와 기준주파수 분주기 등으로 구성된다. 본 논문에서는 2.7Gbps/1.62Gbps DisplayPort 응용 회로에 적합 하도록 10개의 다중 위상 신호를 출력 할 수 있는 270MHz/162MHz 듀얼 모드 위상 동기 루프를 설계 하였고 추가적으로 1.35GHz/810MHz의 위상 동기 루프를 설계하여 지터를 크게 감소시킬 수 있는 구조를 제안하였다. 270MHz/162MHz 위상 동기 루프와 5:1 시리얼라이저 2개, 그리고 1.35GHz 위상 동기 루프와 2:1 시리얼라이저를 연동함으로써 지터 성분을 크게 줄일 수 있다. 위상 동기 루프에서 사용 된 주파수 전환 다중위상 전압제어 발진기와 더불어 DisplayPort 규격에 맞는 주파수 전환이 가능 하도록 분주기를 공유하고 50% duty ratio를 보장할 수 있는 주파수 분주기 구조를 제안 하였다. 또한, 지터를 줄이기 위해서 출력전류 오차를 크게 줄일 수 있는 전하펌프 구조를 제안 하였다. 0.13 um CMOS 공정을 사용하여 설계 하였으며, 270MHz/162MHz PLL의 칩 면적은 $650um\;{\times}\;500um$ 이고, 1.35GHz/810MHz PLL의 칩 면적은 $600um\;{\times}\;500um$ 이다. 270MHz/162MHz 위상 동기 루프 전압제어 발진기의 조절 범위는 330MHz이고, 위상 잡음은 1MHz 오프셋에서 -114cBc/Hz, 확산대역 클록 발생기의 확산 진폭도 는 0.5%이고, 변조 주파수는 31kHz이다. 전체 전력 소모는 48mW이다.

• 전자공학회논문지
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• 제53권5호
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• pp.87-97
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• 2016

본 논문에서는 시분할 기법을 적용하여 AMOLED 컬럼 구동회로용 DAC의 유효 채널 면적을 최소화한 2단 저항 열 기반의 10비트 DAC를 제안한다. 제안하는 DAC는 시분할 기법 기반의 DEMUX, 6비트 및 4비트의 2단 저항 열 구조를 기반으로 하는 롬 구조의 디코더를 2단계로 사용하여 기존의 디스플레이용 DAC보다 빠른 변환속도를 가지는 동시에 하나의 패널 컬럼 구동을 위한 DAC의 유효 면적을 최소화하였다. 두 번째 단 4비트 저항 열에서는 DAC 채널의 면적과 부하 영향을 줄이는 동시에 버퍼 증폭기로 인한 채널 간 오프셋 부정합을 제거하기 위해 기존의 단위-이득 버퍼 대신 간단한 구조의 전류원으로 대체하였다. 제안하는 1:24 DEMUX는 하나의 클록과 5비트 2진 카운터만을 사용하여, 하나의 DAC 채널이 24개의 컬럼을 순차적으로 구동할 수 있도록 하였다. 각 디스플레이 컬럼을 구동하는 출력 버퍼 입력 단에는 0.9pF의 샘플링 커패시터와 작은 크기의 source follower를 추가하여 top-plate 샘플링 구조를 사용하면서 채널 전하 주입에 의한 영향을 최소화하는 동시에 출력 버퍼의 신호정착 정확도를 향상시켰다. 제안하는 DAC는 $0.18{\mu}m$ CMOS 공정으로 제작하였으며, DAC 출력의 정착 시간은 입력을 '$000_{16}$'에서 '$3FF_{16}$'으로 인가했을 때 62.5ns의 수준을 보인다. 제안하는 DAC 단위 채널의 면적 및 유효 채널 면적은 각각 $0.058mm^2$ 및 $0.002mm^2$이며, 3.3V의 아날로그 및 1.8V의 디지털 전원 전압에서 6.08mW의 전력을 소모한다.