• 한국정보전자통신기술학회논문지
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• 제4권2호
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• pp.83-87
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• 2011

상위수준합성에서 클록 선택은 시스템의 성능과 설계의 질에 큰 영향을 미친다. 대부분의 시스템에서 클럭은 사전에 설계자에 의해 미리 명시되어야하지만, 최상의 클록은 상이한 스케줄의 결과를 평가한 후에 탐색이 가능하다. 본 연구에서는 체이닝이 가능한 연산 집합으로부터 클록을 선택하면서 동시에 스케줄링 하는 방법을 제안한다. 제안 스케줄링 알고리즘은 선택된 클록 주기에 기초하여 비트 단위 지연시간을 고려한 체이닝을 수행하며 리스트 스케줄링 방법으로 진행한다. 실험 결과는 제안 방법이 18%의 성능 개선이 있음을 보인다.

• 전자공학회논문지A
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• 제32A권6호
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• pp.91-103
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• 1995

This paper presents the design of a performance-driven interconnect allocation algorithm. The algorithm is based on the idea that the clock period can be minimized by balancing the load for each of the communication paths following specific hardware modules. By performing load balancing for only the communication lines on ciritical paths, the proposed algorithm generates interconnection structures with minimum delays. This approach also shows run time efficiency. Experimental results confirm the effectiveness of the algorithm by constructing the interconnection structures such that the clock period can be minimized for several benchmark circuits available from the literature.

• 전기전자학회논문지
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• 제3권1호
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• pp.50-56
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• 1999

본 논문은 정밀한 클락 지연을 발생하는 회로 기법을 제안하였다. 이 기법은 지연 체인을 다중 클락 주기에 록킹(Locking)시켜서 개별 지연단(Delay Stage)의 지연보다 작은 지연 해상도를 갖도록 하는 것이다. 이 기법으로 단위 셀이 750ps의 지연시간을 갖는 지연체인에서 DLL(Delay Locked Loop)을 이용하여 250ps의 지연간격을 갖는 지연 발생회로를 설계하였다. 제안한 회로는 지연체인이 클락 신호 주기의 3배에 록킹이 되도록 하였으며, 1.5um CMOS공정의 모의 실험을 통해 단위지연셀 지연시간의 1/3인 250ps의 지연간격을 발생함을 확인하였다.

• 한국발생생물학회지:발생과생식
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• 제8권1호
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• pp.57-64
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• 2004

본 연구는 생쥐의 난소 및 정소 조직에서 발달 단계에 따라 나타나는 일주기성 clock유전자의 발현과 단백질의 발현 양상을 알아보고자 하였다. 생쥐의 난소 및 정소에서 일주기성 변화와 연관된 유전자(Period1(Per1), Period2(Per2), Period3(Per3), Cryptochromel(Cry1), Cryptochrome2 (Cry2), Clock, Bmall)와 시교차 상핵에서 분비되어 표적 조직 또는 기관으로 전달되는 물질로 알려진 Prokineticin (Prok2)에 대 한 수용체들 (Prok1r과 Prok2r), PERI 단백질의 발현 양상을 발달 단계에 따라 (post partum day; ppd 1, 7, 10, 21, 35) 확인하였다. 주요 clock 유전자들은 생후 발달 단계에 따라 각각 다양한 발현양상을 보였다. 난소의 경우 많은 난포가 성장을 시작하는 시기인 생후 7일과 10일을 전후하여 발현량이 대부분 증가하는 것을 볼 수 있었으며, 정소의 경우에도 발달 단계에 따라 7일에서 발현이 증가하는 양상을 보였다. 특히 clock유전자들은 생후 7일과 10일에서 상대적으로 높은 발현 양상을 보였다 시교차 상핵에서 분비되어 표적기관으로 분비되는 것으로 알려진 Prok2의 수용체의 경우에도 주요 주기성 유전자들의 발현이 증가하는 것과 같은 시기에 발현이 높아지는 것을 확인할 수 있었고, 생식소 발달 초기에 강하게 발현되나 차후 점진적으로 감소하는 것을 확인할 수 있었다. 또한 PER1의 발현양상을 면역조직화학적 방법으로 확인한 결과, 난포의 각 발달 단계에서 난소 내 정상적인 난포의 과립세포와 난자에서 높게 발현되는 것을 알 수 있었고, 상기의 결과는 Perl 유전자의 발현 양상과 일치함을 확인할 수 있었다 또한 정소 내 Per1 유전자와 PER1 단백질의 발현은 모두 생후 10일과 21일에서 감소하는 경향을 보이나 성적으로 성숙됨에 따라 다시 증가하는 것을 확인할 수 있어, PER1 단백질은 생식소의 발생 단계별로 다양한 발현 양상의 차이를 보이며, 정자와 난자의 정상적인 발달에 밀접한 연관이 있음을 추론할 수 있었다. 본 연구의 결과, 일주기성 clock유전자들 중 특히 Per1이 생식소의 정상 발달에 중요하게 작용할 수 있음을 시사하여 차후 이에 대한 다양한 연구가 진행되어야 할 것으로 생각된다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권1호
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• pp.11-22
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• 2016

Clock skew scheduling is one of the essential steps to be carefully performed during the design process. This work addresses the clock skew optimization problem integrated with the consideration of the inter-dependent relation between the setup and hold times, and clock to-Q delay of flip-flops, so that the time margin is more accurately and reliably set aside over that of the previous methods, which have never taken the integrated problem into account. Precisely, based on an accurate flexible model of setup time, hold time, and clock-to-Q delay, we propose a stepwise clock skew scheduling technique in which at each iteration, the worst slack of setup and hold times is systematically and incrementally relaxed to maximally extend the time margin. The effectiveness of the proposed method is shown through experiments with benchmark circuits, demonstrating that our method relaxes the worst slack of circuits, so that the clock period ($T_{clk}$) is shortened by 4.2% on average, namely the clock speed is improved from 369 MHz~2.23 GHz to 385 MHz~2.33 GHz with no time violation. In addition, it reduces the total numbers of setup and hold time violations by 27.7%, 9.5%, and 6.7% when the clock periods are set to 95%, 90%, and 85% of the value of Tclk, respectively.

• 한국정보통신학회논문지
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• 제23권7호
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• pp.816-821
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• 2019

듀얼에지 T 플립플롭을 사용하여 카운터 타입의 시간-디지털 변환기를 설계하였다. 시간-디지털 변환기는 공급 전압 1.5volts에서 $0.18{\mu}mCMOS$ 공정으로 설계하였다. 일반적인 시간-디지털 변환기에서 클록의 주기가 T일 때, 입력신호와 클록의 비동기로 인하여 클록의 주기에 해당하는 변환 에러가 발생한다. 그러나 본 논문에서 제안한 시간-디지털 변환기의 클록은 입력신호인 시작신호와 동기화되어 생성된다. 그 결과 시작신호와 클록의 비동기로 인해 발생할 수 있는 변환 에러는 발생하지 않는다. 그리고 카운터를 구성하는 플립플롭은 분해능 향상을 위해 클록의 상승에지와 하강에지에서 동작하는 듀얼에지 플립플롭으로 구성하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2005년도 한국컴퓨터종합학술대회 논문집 Vol.32 No.1 (A)
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• pp.415-417
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• 2005

Core operations (e.9. TDMA scheduler, synchronized sleep period, data aggregation) of many proposed protocols for different layer of sensor network necessitate clock synchronization. Our Paper mingles the scheme of dynamic clustering and diffusion based asynchronous averaging algorithm for clock synchronization in sensor network. Our proposed algorithm takes the advantage of dynamic clustering and then applies asynchronous averaging algorithm for synchronization to reduce number of rounds and operations required for converging time which in turn save energy significantly than energy required in diffusion based asynchronous averaging algorithm.

• Molecules and Cells
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• 제39권1호
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• pp.6-19
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• 2016

Redox signalling comprises the biology of molecular signal transduction mediated by reactive oxygen (or nitrogen) species. By specific and reversible oxidation of redoxsensitive cysteines, many biological processes sense and respond to signals from the intracellular redox environment. Redox signals are therefore important regulators of cellular homeostasis. Recently, it has become apparent that the cellular redox state oscillates in vivo and in vitro, with a period of about one day (circadian). Circadian timekeeping allows cells and organisms to adapt their biology to resonate with the 24-hour cycle of day/night. The importance of this innate biological timekeeping is illustrated by the association of clock disruption with the early onset of several diseases (e.g. type II diabetes, stroke and several forms of cancer). Circadian regulation of cellular redox balance suggests potentially two distinct roles for redox signalling in relation to the cellular clock: one where it is regulated by the clock, and one where it regulates the clock. Here, we introduce the concepts of redox signalling and cellular timekeeping, and then critically appraise the evidence for the reciprocal regulation between cellular redox state and the circadian clock. We conclude there is a substantial body of evidence supporting circadian regulation of cellular redox state, but that it would be premature to conclude that the converse is also true. We therefore propose some approaches that might yield more insight into redox control of cellular timekeeping.

• Progress in Superconductivity
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• 제5권1호
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• pp.17-20
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• 2003

We have designed and measured a SFQ(Single Flux Quantum) DFFC and an Inverter(NOT) for superconducting ALU(Arithmetic Logic Unit) development. To optimize the circuit, we used Julia, XIC, and L meter for circuit simulations and circuit layouts. The Inverter was consisted of a D Flip-Flop, a data input, a clock input and a data output. If a data pulse arrives at the inverter, then the output reads ‘0’ (no output pulse is produced) at the next clock period. If there is no input data pulse, it reads out ‘1’(output pulse is produced). The DFFC was consisted of a D flip-Flop, an Inverter, a Data in, a Clock in and two outputs. If a data pulse arrives at the DFFC circuit, then the output2 reads ‘1’ at the next clock period, otherwise it reads out ‘1’ to output1. Operation of the fabricated chip was performed at the liquid helium temperature and at the frequencies of 1KHz.

• 전기전자학회논문지
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• 제23권3호
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• pp.858-864
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• 2019

본 논문에서는 센서 유틸리티 네트워크에서 센서 노드들 사이의 주파수 차이로 인한 데이터 손실을 제거하기 위한 클록 시스템이 제안된다. 각 센서 노드를 위한 제안된 클록 시스템은 버스트 클록-데이터 복원 회로, 32-위상 클록을 출력하는 디지털 위상 고정 루프, 그리고 프로그래밍 가능한 개방형 루프 분수 분할기를 사용하는 디지털 주파수 합성기로 구성된다. 첫번째 센서 노드에는 버스트 클록-데이터 복원 회로 대신 능동 인덕터를 사용하는 CMOS 발진기가 사용된다. 제안된 클록 시스템은 1.2 V 공급 전압을 이용하는 65nm CMOS 공정에서 설계된다. 센서 노드들 사이의 주파수 오류가 1%일 때, 제안하는 버스트 클록-데이터 복원 회로는 기준 클록으로 5Mbps 데이터 속도에 대해 64배 체배된 주파수를 가짐으로 4.95 ns의 시간지터를 가진다. 설계된 디지털 주파수 합성기의 주파수 변경은 100 kHz에서 320 MHz의 주파수 범위에서 출력 클록의 한 주기 내에 수행된다.