• 정보보호학회논문지
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• 제22권2호
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• pp.201-211
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• 2012

본 논문에서는 단일 FPGA를 이용한 SATA 하드디스크용 Full Disk Encryption 연산기를 제안하고, 해당 연산기를 FPGA기반 테스트용 보드에 구현하여 실험한 결과를 제시한다. 제안하는 연산기는 크게 디스크 암호화 표준알고리즘인 IEEE P1619 (XTS-AES) 연산블록과, SATA Host (PC)와 Device (HDD)간의 정합 기능을 담당하는 SATA 인터페이스 블록으로 구성된다. 고속 암복호 연산기능을 담당하는 XTS-AES 암호 연산블록은 암복호 기능추가로 인한 속도저하를 최소화하기 위해 매 4 클록 사이클마다 1 블록 암호화를 처리하도록 4단 파이프라이닝구조로 설계하여 최대 4.8Gbps의 암복호 성능을 가진다. 또한 전체 연산기를 Xilinx사의 ML507 FPGA 개발보드에 구현하여, Windows XP 32비트 환경에서 SATA II 하드디스크(7200rpm)에 대해 암호화 장치없이 직접 연결했을 때와 동등한 속도인 최대 140MB/sec 읽기/쓰기 성능을 나타내었다. 따라서, 제안하는 연산기는 단일 FPGA를 이용하여 속도저하 없는 Full Disk Encryption 기능 구현이 가능함을 확인하였다.

• 한국통신학회논문지
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• 제27권9C호
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• pp.861-870
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• 2002

본 논문에서는 RSA 암호 알고리즘의 연산속도 문제에 초점을 맞추어 동작속도를 향상시키고 가변길이 암호화가 가능하도록 하는 새로운 구조의 1024-비트 RSA 암호시스템을 제안하고 이를 하드웨어로 구현하였다. 제안한 암호시스템은 크게 모듈러 지수승 연산 부분과 모듈러 곱셈 연산 부분으로 구성되었다. 모듈러 지수승 연산은 제곱 연산과 단순 곱셈 연산을 병렬적으로 처리할 수 있는 RL-이진 방법을 개선하여 적용하였다. 그리고 모듈러 곱셈 연산은 가변길이 연산과 부분 곱의 수를 감소하기 위해서 Montgomery 알고리즘에 4 단계 CSA 구조와 기수-4Booth 알고리즘을 적용하였다. 제안한 RSA 암호시스템은 하이닉스 0.35$\mu\textrm{m}$ Phantom Cell Library를 사용하여 하드웨어로 구현하였고 최대 1024-비트까지 가변길이 연산이 가능하였다. 또한 소프트웨어로 RSA 암호시스템을 구현하여 하드웨어 시스템의 검증에 사용하였다. 구현된 하드웨어 RSA 암호시스템은 약 190K의 게이트 수를 나타내었으며, 동작 클록 주기는 150MHz이었다. 모듈러스 수의 가변길이를 고려했을 때, 데이터 출력률은 기존 방법의 약 1.5배에 해당한다. 따라서 본 논문에서 제안한 가변길이 고속 RSA 암호시스템은 고속 처리를 요구하는 각종 정보보호 시스템에서의 사용 가능성을 보여주었다.

• 한국산학기술학회논문지
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• 제13권11호
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• pp.5389-5396
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• 2012

본 논문에서는 H.264/AVC의 고성능 잔여 데이터 복호기를 위해 최적화된 하드웨어 구조를 제안한다. 제안하는 하드웨어 구조는 새로운 역영자화 수식들을 적용한 공통 연산기를 갖는 병렬 역양자화기와 병렬 역변환기를 통합한 하드웨어 구조이다. 새로운 역양자화 수식들은 기존 수식에서 나눗셈 연산을 제거하여 연산량 및 처리시간을 감소시키고 새로운 수식들을 처리하기 위해 곱셈기와 왼쪽 쉬프터로 구성된 하나의 공통 연산기를 사용한다. 역양자화기는 4개의 공통 연산기를 병렬처리하기 때문에 $4{\times}4$ 블록의 역양자화 수행 사이클 수를 1 사이클로 감소시키고, 제안하는 역변환기는 8개의 역변환 연산기를 사용하여 $4{\times}4$ 블록의 역변환 수행 사이클 수를 1 사이클로 감소시킨다. 또한 제안하는 구조는 역양자화 연산과 역변환 연산을 동시에 수행하기 때문에 하나의 $4{\times}4$ 블록을 처리하는 데 1 사이클이 소요되어 수행 사이클 수가 감소한다. 제안하는 구조를 Magnachip 0.18um CMOS 공정 라이브러리를 이용하여 합성한 결과 게이트 수는 21.9k, critical path delay는 5.5ns이고, 최대 동작 주파수는 181MHz이다. 최대 동작 주파수에서 제안하는 구조의 throughput은 2.89Gpixels/sec이다. 표준 참조 소프트웨어 JM 9.4에서 추출한 데이터를 이용하여 성능을 측정한 결과 제안하는 구조의 수행 사이클 수가 기존 구조들 대비 88.5% 이상 향상되었다.

• 대한전자공학회논문지SD
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• 제44권11호
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• pp.74-81
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• 2007

본 논문에서는, 1.8V 6-bit 1GSPS CMOS A/D 변환기를 제안한다. 제안하는 A/D 변환기는 저 전력소모를 위해 폴딩 구조의 A/D 변환기로 구현되었으며, 특히 전압구동 인터폴레이션 기법을 사용하여 전력소모를 최소화 하였다. 또한 전체 A/D 변환기의 전력소모 감소를 위해 새로운 폴더 감소회로를 제안하여 기존의 폴딩 A/D 변환기에 비해 폴더 및 프리앰프 수를 절반으로 줄였고, 새로운 프리앰프 평균화 기법과 폴딩에 적합한 레이아웃 기법을 제안하여 전체 A/D 변환기의 성능을 향상시켰다. 설계된 A/D 변환기는 1GSPS의 변환속도에서 500MHz의 ERBW를 가지며, 이때의 전력소모는 60mW이였다. 측정결과 INL은 $\pm$0.5 LSB, DNL은 $\pm$0.7 LSB 이내의 정적 특성을 보였으며 Fin=100MHz의 샘플링 300MHz에서 SNR=34.1dB의 동적 특성을 나타내었다. 제안하는 A/D 변환기는 0.18um CMOS공정으로 제작되었으며 ADC 코어의 유효 칩 면적은 $0.27mm^2$ 이다.

• 한국농림기상학회지
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• 제19권3호
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• pp.164-173
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• 2017

기후변화에 대응하기 위해 다양한 작부체계 구축이 시도될 수 있다. 변화하는 기후조건에서 작물들이 최적의 재배지에 배치될 수 있도록 기후적합도를 평가하는 것이 중요하다. EcoCrop 모델과 같은 월별 기후자료를 사용하여 여러 작물의 재배적합도들 계산하는 모델을 사용할 경우, 고해상도의 전자기후도를 사용하여 우리나라의 복잡한 지형을 고려한 재배 적합도 계산이 가능하다. 그러나, 방대한 기후자료의 처리를 위해 여러 전산자원들을 동시에 사용할 수 있는 병렬처리 기술 개발이 선행되어야 한다. 본 연구에서는 공개용 통계분석 도구인 R을 기반으로 EcoCrop 모델을 병렬로 구동할 수 있는 스크립트를 개발하고, 이를 격자형 기후자료에 적용하여 옥수수의 재배적지를 예측하였다. 병렬 처리를 시도한 결과 CPU 코어 개수 증가에 따른 처리 시간 단축이 선형적으로 이루어지지는 않았으나 처리시간의 상당부분을 단축할 수 있었다. 예를 들어 16개의 CPU를 사용하였을 때 이상적인 시간보다 1.5배가 넘는 시간이 소모되었으나 총 시간이 90%정도 단축되었다. 이러한 기술들을 작물 생육 모델들이 개발되지 않은 작물들에 적용할 경우, 기후변화 조건에 적응할 수 있는 작부체계 설계를 지원할 수 있을 것이다. 또한, 본 연구에서 사용한 기술들은 CPU 코어가 많은 워크스테이션에서 작동이 가능하나, 여러 컴퓨터를 연결한 중형 컴퓨터에 사용할 수 있는 MPI 기술을 적용할 수 있는 기술개발이 필요할 것이다.

• 한국정보통신학회논문지
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• 제20권7호
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• pp.1296-1302
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• 2016

경량 암호기술 표준인 ISO/IEC 29192-2에서 블록암호 표준으로 지정된 초경량 블록암호 알고리듬 PRESENT의 하드웨어 구현에 대해 기술한다. 암호 전용 코어와 암호/복호 기능을 갖는 두 종류의 PR80 크립토 코어를 80 비트의 마스터키를 지원하도록 설계하였다. 설계된 PR80 크립토 코어는 블록암호의 기본 ECB (electronic code book) 운영모드를 수행하며, 마스터키 재입력 없이 평문/암호문 블록들을 연속적으로 처리할 수 있도록 설계되었다. PR80 크립토 코어는 Verilog HDL을 사용하여 소프트 IP로 설계되었으며, Virtex5 FPGA에 구현하여 정상 동작함을 확인하였다. 설계된 코어를 $0.18{\mu}m$ 공정의 CMOS 셀 라이브러리로 합성한 결과, 암호 전용 코어와 암호/복호 코어는 각각 2,990 GE와 3,687 GE로 구현되어 적은 게이트를 필요로 하는 IoT 보안 응용분야에 적합하다. 암호 전용 코어와 암호/복호 코어의 최대 동작 주파수는 각각 500 MHz와 444 MHz로 평가되었다.

• 한국통신학회논문지
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• 제40권12호
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• pp.2469-2475
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• 2015

다양한 웹 서비스들은 서비스의 제공을 위해서 구조화된 표준문서인 XML(eXtensible Markup Language)을 널리 사용하고 있으며, 모바일 환경에서의 전자문서 및 전자서명 그리고 메일시스템에서도 XML이 사용되고 있다. XML을 사용하기 위해서는 문서의 파싱이 요구되며, 이는 XML 처리에서 가장 계산 집중적 작업이다. 따라서, XML 파싱 성능을 높이기 위해 하드웨어 기반의 파서들이 제안되어 성능 향상에 초점을 맞추고 있지만 실제 파싱 기법들에 대한 연구는 거의 이루어지지 않았다. 본 논문에서는 파서의 종류와 상관없이 사용될 수 있는 고성능 XML 파싱 기법을 제안하고 FPGA를 이용하여 파서를 설계하여 검증하였다. 제안된 파싱 기법은 상태머신 대신에 엘리먼트 분석기들을 사용하며 다중바이트 단위 엘리먼트 매칭을 수행한다. 제안된 파싱 기법은 CPB 항목에서 약 2~4배의 소비 클록을 감소시켰으며 파싱 이전에 전처리작업을 요구하지 않는다. 다른 파서들과 비교하여 제안된 파서는 약 1.33~1.82배 속도를 향상시켰다. 따라서, 제안된 파싱 기법은 실시간 XML 파싱이 가능하며 일반적인 XML 파서들에서도 적용할 수 있는 적합한 구조를 갖는다.

• 대한전자공학회논문지SD
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• 제45권4호
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• pp.94-104
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• 2008

본 논문에서는 고속의 곱셈-누적 연산을 수행할 수 있는 새로운 MAC의 구조를 제안한다. 곱셈과 누적 덧셈 연산을 통합하고 하이브리드 형태의 CSA 구조를 고안하여 임계경로를 감소시키고 출력율을 개선하였다. 즉, 가장 큰 지연시간을 갖는 누적기 자체를 제거하고 누적기의 기능을 CSA에 포함시킴으로써 전체적인 성능을 향상시킨다. 제안된 CSA 트리는 1의 보수 기반의 MBA 알고리즘을 이용하고, 연산자의 밀도를 높이고자 부호비트를 위한 수정된 배열형태를 갖는다. 또한 최종 덧셈기의 비트수를 줄이기 위해서 CSA 트리 내에 2비트 CLA를 사용하여 하위 비트의 캐리를 전파하고 하위 비트들에 대한 출력을 미리 생성한다. 또한 파이프라인의 효율을 최적화시켜 출력율을 증가시키고자 최종 덧셈기의 출력이 아닌 합과 캐리 형태의 중간 연산결과들을 누적시킨다. 제안한 하드웨어를 설계한 후에 $250{\mu}m,\;180{\mu}m,\;130{\mu}m$, 그리고 90nm CMOS 라이브러리를 이용하여 합성하였다. 이론 및 실험적인 결과를 토대로 제안한 MAC의 하드웨어 자원, 지연시간, 그리고 파이프라인 등의 결과에 대해 분석하였다. 지연시간은 수정된 Sakurai의 alpha power low를 이용하였다. 결과를 살펴보면 제안한 MAC은 표준 설계에 대해서는 여러 측면에서 매우 우수한 특성을 보였고, 최근 연구와 비교할 때 클록속도는 거의 유사하면서 성능은 두 배로 우수하였다.

• Journal of Astronomy and Space Sciences
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• 제24권4호
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• pp.349-366
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• 2007

천체관측용 고효율 CCD 카메라 시스템과 제어소프트웨어의 독자개발의 시도로 KODAK사의 KAF-0401E($768\;{\times}\;512$), KAF-1602E($1536\;{\times}\;1024$), KAF-3200E($2184\;{\times}\;1472$) 등 세 종류의 CCD를 바꾸어 가며 장착할 수 있는 범용 CCD 카메라 시스템을 개발하였다. 기본적인 자료 입출력과 제어는 병렬 포트뿐만 아니라 입출력 속도가 상대적으로 바른 USB 포트로도 가능하도록 만들었다. ${\pm}18V$를 전원공급기로부터 공급받아 ${\pm}15V$와 +5V로 정류시켜서 시스템의 전원으로 사용하고 열전냉각소자 및 셔터는 ${\pm}12V$와 +5V로 동작되도록 하였다. 개발된 CCD 카메라는 전자회로기판을 2단으로 구성해서 공간 효율을 높였고, 전자회로의 구성은 컴퓨터에서 만들어진 클락 신호를 입력받아 CCD 동작을 위한 신호패턴을 만들어 주는 부분, CCD로부터 받은 신호를 증폭해서 디지털 신호로 바꿔주는 부분, 이 신호를 4비트씩 나누어서 병렬 포트에 전달하는 CCD 제어 부분과, 온도 센서의 신호를 디지털 신호로 바꾸어서 컴퓨터로 전달하는 온도제어 부분으로 이루어져 있다. 최대 냉각능력은 상온대비 ${\Delta}33^{\circ}C$이고, 이 온도 범위에서 약 $0.4^{\circ}C$의 정밀도로 제어 할 수 있다. 제작된 CCD 카메라 시스템의 읽기잡음은 $6e^-$이고, 이득은 $5e^-/ADU$이다. 모두 10대의 카메라가 만들어졌으며, CCD 카메라들은 작동시험에서 모두 만족한 결과를 얻었다.

• 한국정보통신학회논문지
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• 제21권12호
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• pp.2213-2220
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• 2017

EGML (Effective Gaussian Mixture Learning) 기반의 배경차분 기법을 이용한 이동객체 검출 (Moving Object Detection; MOD) 프로세서의 효율적인 하드웨어 구현 방식을 제안한다. 하드웨어 복잡도를 감소시키기 위해 배경 생성에 사용되는 일부 연산을 근사화하여 구현하였으며, 배경차분과 가우시안 계산의 나눗셈 연산에 사용되는 하드웨어 자원이 공유되도록 설계하였다. 설계한 MOD 프로세서는 MATLAB/Simulink를 이용한 HDL-netlist 시뮬레이션과 FPGA-in-the-loop 방식을 통해 기능을 검증하였다. IEEE CDW-2014 데이터 세트의 6가지 영상을 입력으로 사용하여 MOD 성능을 평가한 결과, 평균 재현율(recall)은 0.7700, 평균 정밀도(precision)는 0.7170, F-measure가 0.7293으로 평가되었다. Xilinx ISE를 이용하여 FPGA 합성한 결과, Virtex5 XC5VSX95T 디바이스에서 총 882 슬라이스와 $146{\times}36kbit$의 블록 램으로 구현되었으며, 동일한 알고리듬을 적용한 기존의 구현 사례에 비해 약 60%의 하드웨어를 감소시켰다. MOD 프로세서는 최대 75 MHz의 클록 주파수로 동작하여 $800{\times}600$ 해상도의 영상에 대해 39 fps의 성능으로 실시간 처리가 가능한 것으로 평가되었다.