This paper proposes on-chip instruction and data cache memories on RISC reduced instruction set computer) architecture which supports fast instruction fetch and data read/write, and enables RISC processor under research to obtain high performance. In the execution of HLL(high level language) programs, heavily used local scalar variables are stored in large register file, but arrays, structures, and global scalar variables are difficult for compiler to allocate registers. These problems can be solved by on-chip Instruction/Data cache. And each cycle of instruction fetch, pad delay causes the lowering of the processors's performance. Cache memories are designed in CMOS technology and SRAM(static-RAM), that saves layout area and power dissipation, is used for instruction and data storage. To speed up and support RISC processor's piplined architecture efficiently, hardwired logic technology is used overall circuits i cache blocks. The schematic capture and timing simulation of proposed cache memorises are performed on Apollo DN4000 workstation using Mentor Graphics CAD tools.
본 논문에서는 데이타의 갱신이 빈번한 상황에서 데이타의 갱신을 효율적으로 처리하기 위한 색인 기법을 제안한다. 제안하는 색인구조는 대표적인 공간 분할 색인 기법 중 하나인 KDB-트리를 기반으로 하고 있으며, 캐시의 활용도를 높이기 위한 데이타 압축 기법과 포인터 제거 기법을 제안한다. 제안하는 기법의 우수성을 보이기 위해서 기존의 대표적인 캐시를 고려한 색인 구조중 하나인 CR-트리와 실험을 통해 성능을 비교하였으며, 성능평가 결과, 제안하는 색인 구조는 삽입 성능과 갱신 성능, 캐시 활용도 면에서 기존 색인 기법에 비해 각각 85%, 97%, 86% 의 성능이 향상되었다.
빠른 프로세서 속도에 비해 메모리 접근(access)하는 시간이 상대적으로 느려짐에 따라, 대부분의 시스템은 격차를 줄이기 위하여 캐쉬(cache)라는 매우 타른 메모리를 사용하고 있으며 캐쉬 메모리를 얼마나 효과적으로 사용하는 가 하는 문제는 알고리즘의 성능에 있어서도 결정적인 영향을 미치게 된다. 블록을 사용하는 방법은 캐쉬의 효율성을 향상시키는 방법으로 잘 알려져 있으며 행렬곱셈이나 d-heap과 같은 탐색트리에 사용되어 좋은 결과를 내고 있다. 그러나 삽입과 삭제 연산시 트리의 회전(rotation)이 필요한 자료구조에서는 블록을 사용하면 블록사이에 데이터의 이동이 필요해서 실행시간이 증가하게 된다. 본 논문에서는 블록을 사용하는 pairing heap에서 개선된 삽입과 삭제 알고리즘을 제안하였고 실험을 통해 우수성을 입증하였다. 또 블록을 사용하는 경우 여러 개의 데이터를 한 블록에 저장하므로 포인터의 개수가 줄어들게 되어 메모리를 적게 사용하게 된다.
지난 10년간 CPU의 속도는 메모리의 속도에 비해 급속한 속도로 발전하였다 그 결과 데이터 베이스 시스템을 포함한 다른 컴퓨터 응용분야에서 메모리의 접근이 병목현상을 일으키게 되었다. 메모리의 접근 속도를 줄이기 위해 캐시 메모리가 도입되었다 하지만 캐시 메모리는 원하는 데이타가 캐시에 옮겨져 있어야 메모리 접근 속도를 줄일 수 있다. 때문에 응용프로그램에서 데이타를 어떤 순서로 액세스 하느냐에 따라 캐시의 활용도가 달라지고 응용프로그램의 성능이 달라지게 된다. 이 시점에서 현재 컴퓨터에서 B+-트리가 T-트리보다 더 빠르다는 사실이 알려졌다. B+-트리가 T-트리보다 캐시를 더 효율적으로 사용하기 때문이다. 또한 B+-트리를 개선하여 캐시를 더욱 효율적으로 사용하는 CSB+-트리(Cache Sensitive B+-tree)가 제안되기도 하였다 본 논문의 목표는 T-트리가 캐시를 효율적으로 사용하도록 새로운 T-트리 구조를 개발하는 것이다. CSB+-트리와 같이 시스템의 L2 캐시를 최대한 활용하며 기존 T-트리가 가지는 장점을 가지는 새로운 CST-트리(Cache Sensitive T-트리)를 설계 개발하고, 실험을 통해 기타 다른 인덱스 구조에 비교하여 CST-트리의 우수성을 보인다.
스케쥴링이나 정렬과 같은 응용에 이용될 수 있는 양단 우선순위 큐는 포인터를 사용하는 것과 포인터를 이용하지 않고 묵시적으로 표현하는 두 가지가 있다. 묵시 자료 구조는 메모리 이용에 있어서 포인터를 사용하는 것보다 효율적이다. 본 논문에서는 캐쉬 메모리를 효율적으로 이용하는 새로운 묵시 양단 우선순위 큐인 4-딥$\ast$를 제안한다. 실험을 통하여, 제안된 4-딥$\ast$가 이진 트리에 근거한 딥뿐만 아니라 대칭 최소-최대 합보다 빠름을 보인다.
지능형 배관 검사체(PIG)는 가스나 기름 배관 안을 지나가며 검사체에 장착된 여러 센서로부터 신호(센서 데이타로 불림)들을 취합하는 장치이다. PIG로부터 취합된 센서데이타들을 분석함으로써, 배관의 구멍, 뒤틀림 또는 잠재적으로 가스 폭발의 위험을 가지고 있는 결함들을 발견할 수 있다. 배관의 센서 데이타를 분석가가 분석을 할 때에는 주로 두 가지 분석 패턴을 사용한다. 첫 번째는 센서 데이터를 순차적으로 분석하는 순차적 분석 패턴이고, 두 번째는 특정한 구간을 반복해서 분석하는 반복적 분석 패턴이다. 특히, 센서 데이타를 분석할 때 반복적 분석 패턴이 많이 사용된다. 기존의 PIG 소프트웨어들은 사용자의 요청이 있을 때 마다 서버로부터 센서 데이타들을 오므로, 매 요청마다 네트워크 전송비용과 디스크 액세스 비용이 든다. 이와 같은 방법은 순차적 분석 패턴에는 효율적이지만, 분석 패턴의 대부분을 차지하는 반복적 분석 패턴에는 비효율적이다. 이와 같은 문제는 서버/클라이언트 환경에서 다수의 분석가가 동시에 분석을 할 경우에는 매우 심각해진다. 이러한 문제점을 해결하기 위해 본 논문에서는 배관 센서 데이타들을 여러 개의 시계열 데이타로 생각하고, 효율적으로 시계열 데이타를 캐싱 하는 T-Cache라 부르는 주기억장치 고성능 캐시 관리자를 제안한다. 본 연구는 클라이언트 측에서 시계열 데이타를 캐싱하는 최초의 연구이다. 먼저, 고정된 거리의 시계열 데이타들의 집합을 캐싱 단위로 생각하는 신호 캐시 라인이라는 새로운 개념을 제안하였다. 다음으로, T-Cache에서 사용되는 스마트 커서와 여러 알고리즘을 포함하는 여러 가지 자료구조를 제안한다. 실험 결과, 반복적 분석 패턴의 경우 T-Cache를 사용하는 것이 디스크 I/O측면과 수행 시간 측면에서 월등한 성능 향상을 보였다. 순차적 분석 패턴의 경우에도 T-Cache를 사용하지 않은 경우와 거의 유사한 성능을 보였다. 즉, 캐시를 사용함으로써 발생하는 추가비용은 무시할 수 있음을 보였다.
본 논문에서는 모바일 3D 그래픽 가속기의 텍스쳐 데이터 메모리 지연시간을 감소하기 위해 사용하는 텍스쳐 캐쉬의 다양한 저전력 구조를 고찰하였다. 또한 텍스쳐 필터링 알고리즘에 따라서 가변적 전력 모드 전환 기준을 갖는 텍스쳐 캐쉬를 설계하였다. 각 텍스쳐 캐쉬 구조의 성능 비교 분석을 위하여 Quake 게임 엔진을 벤치마크로 사용한 트레이스 기반의 시뮬레이션을 수행하였다. 또한 저전력 텍스쳐 캐쉬 구조에 적합한 텍스쳐 필터링 알고리즘에 따라서 가변적 전력 모드 전환 기준을 갖는 알고리즘을 제안하고 시뮬레이션을 통하여 검증하였다.
캐쉬 메모리는 명령어와 데이터의 참조시간을 줄이기 위하여 프로세서에 의해 참조되어질 가능성이 높은 주 메모리의 내용을 일시적으로 저장하는 용량이 작고 빠른 메모리이다. 본 논문에서는 슈퍼스칼라 프로세서에 적용될 수 있는 네 가지 명령어 캐쉬 구조에 대하여 캐쉬 미스와 분기예측 실패를 고려한 해석적 모델을 제안하고 성능을 분석하였다. 슈퍼스칼라 구조의 다양한 파라미터들을 정의하여 명령어 페치를 모델링하였으며, 해석적 모델의 타당성을 검증하기 위하여 시뮬레이션을 수행하여 얻은 결과와 비교하였다. 명령어 페치율에 있어서는 분기예측 실패로 인한 영향보다는 캐쉬 미스로 인한 성능저하가 더욱 큰 것으로 나타났다. 본 연구를 통하여 얻은 해석적 모델을 사용하면 시뮬레이션에서는 드러나지 않는 성능제약의 원인에 대한 명확한 규명이 가능하며, 캐쉬 성능에 있어서 캐쉬 미스와 분기예측 실패간의 관계에 대한 정확한 분석이 가능하다.
내장형 시스템과 범용 시스템의 가장 큰 차이는 유한한 전력인 배터리를 사용한다는 것과 대용량의 디스크를 사용하지 않고 메모리에 의존한다는 것이다. 특히 멀티미디어 데이타를 처리하는 응용프로그램이 늘어감에 따라 메모리 사용량이 기하급수적으로 증가하고 있어서 메모리가 성능과 에너지 소비의 병목지점으로 작용하게 되었다. 따라서 데이타 접근 비용을 줄이고자 하는 시도가 많이 이루어지고 있다. 대부분의 프로그램은 지역성을 갖는다. 지역성은 한번 참조된 데이타가 조만간 다시 참조된다는 시간적 지역성(temporal locality)과 근접한 곳에 할당된 데이타끼리 함께 참조된다는 공간적 지역성(spatial locality)으로 나눌 수 있다. 최근의 많은 임베디드시스템은 이 두 가지 지역성을 이용한 캐시 메모리를 사용함으로써 메모리 접근 시간을 대폭 줄이고 있다. 우리는 이 논문에서 낭비되는 메모리 공간을 줄이고, 캐시 실패율(cache miss rate)과 프로그램 수행시간을 줄일 수 있도록 구조체 형식의 데이타를 항목(field)별로 재배치시키는 알고리즘을 제안하고자 한다. 이 알고리즘은 동적으로 할당되는 구조체의 각 필드를 압축된 형태로 모아서 재배치함으로써, 실험에서 사용한 Olden 벤치마크의 Ll캐시 실패는 평균 $13.9\%$를, L2 캐시 실패는 평균 $15.9\%$를 이전 연구들보다 줄일 수 있었다. 수행시간 또한 이전의 방법보다 평균 $10.9\%$ 줄인 결과를 얻을 수 있었다.
본 논문에서는 방대한 지형 데이터의 효과적 가시화를 위한 클라이언스-서버 기반의 분산/병렬 시스템을 제안한다. 이 시스템은 웹 기반으로 수행되는 클라이언트 GUI 프로그램과 복수의 PC 클러스터에서 구동되는 분산/병렬 서버 프로그램으로 구성된다. PC 뿐만 아니라 모바일 기기에서도 클라이언트 프로그램이 수행될 수 있도록 자바 기반의 OpenGL 그래픽스 라이브러리인 JOGL을 사용하여 GUI를 설계하였으며, 사용하는 기기의 현재 사용 가능한 메모리 크기와 화면의 최대 해상도 정보를 서버에게 전달하여 서버의 작업을 최소화하였다. 서버로 사용된 PC 클러스터는 분산된 지형 데이터를 액세스하고 이를 클라이언트로부터 받은 정보에 따라 적절히 리샘플링 한 후 이를 다시 전송하는 작업을 담당한다. 서버의 각 노드들뿐만 아니라 클라이언트까지 캐시 자료구조를 유지함으로써 분산된 방대한 지형 데이터의 반복 접근 시 발생되는 지연 시간을 최소화하도록 설계하였다.
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[게시일 2004년 10월 1일]
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