• 한국산업정보학회논문지
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• 제22권1호
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• pp.53-59
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• 2017

본 논문에서는 회로에서의 지연 시간을 줄이기 위해서 사용되는 의사 NMOS (pseudo-NMOS) 구조를 결합한 새로운 지연 무관 방식의 고속 비동기 회로 설계를 제안하고자 한다. 기존의 대표적인 지연 무관 방식의 NCL 비동기 회로 설계는 고신뢰성, 저전력 그리고 반도체 공정 기술에 의존하지 않고 회로를 재사용할 수 있는 용이성 등 많은 장점을 가지고 있다. 그러나 기존의 NCL 게이트 셀들의 트랜지스터-레벨 구조들은 많은 복잡한 구조로 인해서 회로 지연의 증가를 가져온다. 따라서 본 논문에서는 고속의 새로운 NCL 게이트와 비동기 파이프라인(pipeline) 구조를 제안하였다. 제안된 방법은 SK-Hynix $0.18{\mu}m$ 공정에서 설계된 $4{\times}4$ 곱셈기를 통해서 적용되었고, 설계된 곱셈기는 모든 경우의 데이터 입력에 대한 전력과 지연이 측정되었고, 기존 NCL 방법과 비교되었다. 실험 결과는 제안된 NCL 구조가 기존의 NCL 구조보다 지연에서 85% 감소함을 보여주었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.348-348
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• 2012

CTF 메모리 소자는 높은 집적도와 낮은 구동전압과 CMOS 공정을 그대로 사용할 수 있고 비례 축소가 용이하다는 장점을 가지기 때문에 많은 연구가 진행되고 있다. CTF 메모리의 게이트 크기가 30 nm 이하로 작아짐에 따라 메모리 셀 간의 간섭이 매우 크게 증가하는 문제점이 있다. 이 문제점을 해결하기 위해 낸드 플래쉬 메모리 소자에서 셀 간 간섭 현상에 대한 많은 연구가 진행되고 있다. 본 연구에서는 $TaN-Al_2O_3-SiN-SiO_2-Si$ (TANOS) 플래쉬 메모리 소자에서 recess field의 모양에 따른 전기적 특성을 시뮬레이션 하였다. Recess field는 각 전하 트랩 층의 word 라인 방향에 존재하며 셀 간 간섭 효과를 줄이고 메모리 소자의 coupling ratio를 증가시키는 효과를 가지고 있다. TANOS 메모리 소자의 게이트 크기를 25 nm 에서 40 nm 로 변화하면서 round 타입의 recess field와 angular 타입의 recess field 에 대한 전기적 특성을 3차원 시뮬레이션 툴인 Sentaurus를 이용하여 시뮬레이션 하였다. Recess field를 가지지 않은 TANOS 메모리의 셀 간 간섭 효과는 게이트의 크기가 40 nm에서 25 nm 줄어들 때 많이 증가한다. 시뮬레이션된 결과에서 recess field의 모양에 상관없이 깊이가 늘어남에 따라 셀 간 간섭효과가 감소하였다. Recess field 의 깊이가 커짐에 따라 surrounding area가 늘어나 coupling ratio 가 증가하였다. Recess field 의 깊이가 증가함에 따라 프로그램 동작 시 트랩 층에 트랩 되는 전하의 수가 증가하고 recess field가 Si 기판의 표면에 가까이 위치할수록 coupling ratio, 드레인 전류 및 동작속도가 증가하였다. Recess field의 모양에 달리 하였을 때는 round 타입의 recess field를 가진 플래쉬 메모리 디바이스가 angular 타입의 recess field를 가진 소자와 비교하여 채널 표면의 잉여 전계가 감소하여 subthreshold leakage current 감소하였다. 본 연구의 시뮬레이션 결과는 수십 나노 스케일의 CTF 낸드 플래쉬 메모리 전기적 특성을 이해하는데 도움을 줄 것이다.

• 전자공학회논문지
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• 제50권1호
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• pp.180-184
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• 2013

이 논문에서는 (SOI) CMOS 공정을 이용한 저전력 안테나 스위치 컨트롤러 IC가 설계되었다. 제안 된 컨트롤러는 전력 수용능력과 고조파 왜곡 성능을 향상시키기 위하여 입력 신호에 따라 안테나 스위치를 구성하는 FET소자의 게이트 단자와 바디 단자에 +VDD, GND 그리고 -VDD에 해당하는 3 가지 상태의 로직 레벨을 제공한다. 또한, 입력-결합 전류제한 링 발진기와 하드웨어 효율적인 레벨 시프터를 적용함으로서 전력소모와 하드웨어 복잡도를 크게 감소시켰다. 제안 된 회로는 +2.5 V 전원을 공급받으며 송신 모드에서 135 ${\mu}A$를 소모하며 10 ${\mu}s$의 빠른 start-up 시간을 달성하였고, 전체 면적은 $1.3mm{\times}0.5mm$로 설계되었다.

• 정보보호학회논문지
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• 제18권6A호
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• pp.39-49
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• 2008

AES와 ARIA 블록암호 알고리즘은 각각 미국과 한국의 차세대 표준 블록암호 알고리즘으로 각광받고 있으며, 스마트 카드, 전자여권 등 기밀성이 요구되는 다양한 정보보호 분야에서 활용되고 있다. 본 논문에서는 최초로 AES와 ARIA의 효율적인 통합 하드웨어 연산기를 제안하고 0.25um CMOS 공정으로 구현한 결과를 제시한다. AES와 ARIA에 적용할 수 있는 확장 유한체 방식의 공통 S-box를 설계하고, 두 알고리즘의 확산 함수에서 공통항을 축출하여, 19,056 게이트 카운트의 소형 크기를 가지는 연산기를 설계하였다. 본 논문에서 제안하는 연산기는 AES와 ARIA의 개별 소형 연산기를 설계하는 방식에 비해 32% 감소된 크기를 가진다. 또한 제안하는 연산기는 128비트 한 블록에 대한 AES 암호화에는 11 클록 사이클, ARIA 암호화에는 16 클록 사이클을 사용하며, 이는 각각 1,047Mbps와 720Mbps의 성능을 나타난다.

• 대한전자공학회논문지SD
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• 제45권3호
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• pp.60-68
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• 2008

본 논문에서는 10비트 해상도를 가지면서 0.5V부터 1.2V까지의 전원 전압에서 10MS/s 이상 100MS/s 까지 재구성이 가능한 저전력 2단 파이프라인 ADC를 제안한다. 제안하는 ADC는 0.5V의 전원 전압 조건에서도 10비트 해상도를 얻기 위해 입력단 SHA 회로에는 낮은 문턱 전압을 가지는 소자를 사용한 게이트-부트스트래핑 기법 기반의 샘플링 스위치를 사용하였으며, SHA 회로와 MDAC 회로에 사용된 증폭기에도 넓은 대역폭을 얻기 위해 입력단에는 낮은 문턱 전압을 가지는 소자를 사용하였다. 또한 온-칩으로 집적된 조정 가능한 기준 전류 발생기는 10비트의 해상도를 가지고, 넓은 영역의 전원 전압에서 동작할 수 있도록 증폭기의 정적 및 동적 성능을 최적화시킨다. MDAC 회로에는 커패시터 열의 소자 부정합에 의한 영향을 최소화하기 위해서 인접신호에 덜 민감한 전 방향 대칭 구조의 레이아웃 기법을 제안하였다. 한편, flash ADC 회로 블록에는 비교기에서 소모되는 전력을 최소화하기 위해 스위치 기반의 바이어스 전력 최소화 기법을 적용하였다. 시제품 ADC는 0.13um CMOS 공정으로 제작되었으며, 측정된 최대 DNL 및 INL은 각각 0.35LSB 및 0.49LSB 수준을 보인다. 또한, 0.8V의 전원 전압 60MS/s의 동작 속도에서 최대 SNDR 및 SFDR이 각각 56.0dB, 69.6dB이고, 19.2mW의 전력을 소모하며, ADC의 칩 면적은 $0.98mm^2$이다.

• 한국인터넷방송통신학회논문지
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• 제24권2호
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• pp.139-145
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• 2024

본 논문에서는 VCO 이득(Kvco) 변화가 작은 현대 무선 통신 시스템의 핵심 구성 요소 중 하나인 전압 제어 발진기(VCO)의 설계를 제시하였다. 기존의 큰 Kvco 변화를 보상하기 위해 병렬 커패시터 뱅크 어레이가 있는 기존 LC-탱크에 직렬 배랙터 뱅크가 추가되었다. 또한 넓은 튜닝 범위를 유지하면서 우수한 위상 잡음 성능을 달성하기 위해 혼합 거친/미세 튜닝 방식(직렬 배랙터 어레이 및 병렬 커패시터 어레이)이 선택되었다. 스위치드 배랙터 어레이 뱅크는 추가 디지털 회로 없이 스위치드 커패시터 어레이에 대해 동일한 디지털 코드에 의해 제어됩니다. 1.2V의 낮은 전압에서 사용하기 위해 본 논문에서 제안된 전류 참조 회로는 공통 게이트를 보다 안전하게 제거한 안전성을 위해 전류 참조 회로를 사용하였다. TSMC 0.13 ㎛ CMOS RF 기술로 구현된 제안된 VCO는 9.6% 미만의 Kvco(VCO 이득) 변화로 4.4GHz에서 5.3GHz로 조정할 수 있다. 1.2V 공급에서 3.1mA를 소비하는 동안 VCO는 5.3GHz의 반송파에서 오프셋 1MHz에서 -120dBc/Hz 위상 잡음을 갖을 수 있었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
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• pp.581-584
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• 2004

This paper presents an efficient heuristic algorithm to avoid crosstalk which effects to delay of CMOS digital circuit by downsizing and upsizing of Gate. The proposed algorithm divide into two step, step1 performs downsizing of gate, step2 performs upsizing, so that avoid adjacent aggressor to critical path in series. The proposed algorithm has been verified on LGSynth91 benchmark circuits and Experimental results show an average $8.64\%$ Crosstalk Avoidance effect. This result proved new potential of proposed algorithm.

• 정보보호학회지
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• 제16권3호
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• pp.25-33
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• 2006

본 논문에서는 임베디드 시스템 온칩 적용을 위한 통합 보안 프로세서를 SIP(Semiconductor Intellectual Property)로 설계하였다. 각각의 SIP는 VHDL RTL로 모델링하였으며, 논리합성, 시뮬레이션, FPGA 검증을 통해 재사용이 가능하도록 구현하였다. 또한 ARM9과 SIP들이 서로 통신이 가능하도록 AMBA AHB의 스펙에 따라 버스동작모델을 설계, 검증하였다. 플랫폼기반의 통합 보안 SIP는 ECC, AES, MD-5가 내부 코어를 이루고 있으며 각각의 SIP들은 ARM9과 100만 게이트 FPGA가 내장된 디바이스를 사용하여 검증하였으며 최종적으로 매그나칩 $0.25{\mu}m(4.7mm\times4.7mm)$ CMOS 공정을 사용하여 MPW(Multi-Project Wafer) 칩으로 제작하였다.

• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2011년도 추계학술논문집 2부
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• pp.434-437
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• 2011

본 논문에서는 H.264/AVC 복호기의 성능을 향상시키기 위해 병렬 역양자화 구조와 역변환 구조를 제안한다. 제안하는 역양자화 구조는 공통 연산기를 사용하여 계산 복잡도를 감소시키고, 4개의 공통연산기를 사용하여 역양자화 수행 사이클 수를 1 사이클로 감소시킨다. 제안하는 역변환 구조는 4개의 변환 연산기를 사용하여 역변환 연산을 수행하는데 2 사이클이 소요된다. 또한 제안하는 구조는 역양자화 연산과 수평 역변환 연산을 동시에 수행하는 병렬 구조를 채택하여 역양자화 및 역변환 수행 사이클 수를 2 사이클로 감소시킨다. 제안하는 구조를 Magnachip 0.18um CMOS 공정 라이브러리를 이용하여 합성한 결과 1.5MHz의 동작 주파수에서 게이트 수는 14,173이고, 표준 참조 소프트웨어 JM 9.4에서 추출한 데이터를 이용하여 성능을 측정한 결과 제안하는 구조의 수행 사이클 수가 기존 구조 대비 38.74% 향상되었다.

• 한국통신학회논문지
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• 제26권10B호
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• pp.1491-1500
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• 2001

본 논문에서는 AES Rijndael 암호 알고리즘을 구현하는 암호 프로세서를 설계하였다. 하드웨어 공유를 통해 면적을 감소시키기 위해 1라운드 동작을 2개의 부분 라운드로 나누고 각 부분 라운드를 4 클록으로 구현하였다. 라운드 당 평균 5 클록의 연산 효율을 만들기 위해 인접한 라운드간에 부분 라운드 라이프라인 동작 기법을 적용하고, 키 설정 오버헤드 시간을 배제하기 위해, 암호 및 복호 동작의 라운드 키를 온라인 계산 기법을 사용하여 생성하였다. 그리고 다양한 응용 분야에 적용하기 위해, 128, 192, 256 비트의 3가지 암호 키를 모두 지원할 수 있도록 하였다. 설계된 암호 프로세서는 약 36,000개의 게이트로 구성되며 0.25$\mu\textrm{m}$ CMOS 공정에서 약 200Mhz의 동작 주파수를 가지며, 키 길이가 128 비트인 AES-128 ECB 동작 모드에서 약 512 Mbps의 암.복호 율의 성능을 얻을 수 있었다.