• 대한전자공학회논문지SP
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• 제48권5호
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• pp.123-128
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• 2011

본 논문에서는 레이더의 탐지 알고리즘에 적용되는 CA-CFAR 알고리즘을 설계하였다. CFAR 알고리즘의 제곱평균 연산을 위해 근사화 기법을 사용하였으며, 고정 소수점을 이용하여 관련 연산을 처리하였다. 이러한 구조는 하드웨어 복잡도를 줄일 뿐 아니라 계산량을 감소시킬 수 있다. CFAR 연산은 슬라이딩 윈도우 기법을 기반으로 하는데, 이를 고속으로 처리하기 위해 동시 병렬 처리 가능한 다중 윈도우 방식도 제안하였다. 제안된 CA-CFAR 프로세서는 실제 FPGA를 통해 합성되어지고 구현되었다. 또한 FPGA 내에서 제공한 라이버러리를 이용한 제곱평균 연산 방법과 성능 비교를 하였다. 검증 결과 제안된 하드웨어 구조는 399MHz까지 동작가능하며, 전체 계산 시간은 약 70% 향상됨을 확인 할 수 있다.

• 항공우주기술
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• 제3권2호
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• pp.229-237
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• 2004

본 연구에서는 다목적 레이다 시스템의 신호처리부 설계방안과 알고리즘에 대해 분석하였다. 충돌방지 및 기상모드로 동작하는 신호처리부는 이 두 모드에 대해 ADC, NCI, STC, CFAR의 처리구조를 갖도록 설계하였다. NCI와 CFAR기법으로 제시된 여러 알고리즘의 특성을 분석하였다. 오경보율을 낮추고, 검출확률을 향상시키는데 CVI 알고리즘과 CMLD 알고리즘이 우수한 성능을 갖는 것으로 분석되었다. 시스템 계산 성능을 고려하여 CMLD에 M=16~20, Ko=M-4를 적용하는 것이 적절하다. CVI에 많은 계산 시간이 되므로, CVI에 2개 이상의 프로세서가 할당되어야 한다. 따라서, 4개의 프로세서를 고려하는 시스템에서는 ADC 입력 처리와 NCI의 VID처리, STC와 CFAR를 각각 1개의 프로세서에서 처리하고 2개의 프로세서가 CVI를 처리하여야 한다.

• 한국음향학회:학술대회논문집
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• 한국음향학회 1991년도 학술발표회 논문집
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• pp.163-168
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• 1991

In this paper, we propose a new systolic architecture for the order statistics(OS) constant false alarm rate(CFAR) processor. In the proposed architecture, each processing element(PE) can compare two reference data cells with one test cell simultaneously in each clock cycle. So the utilization of each PE in this architecture is 100% whereas the utilization of each PE in the systolic architecture previously reported by Ritcey and Hwang is 50% because of one clock delay between two adjacent PE's active in computation. This can speed up the data processing rate by a factor of two. With this architecture, we can obtain the reduced number of communication links between adjacent PE's and reduction of the latency by half in comparison with the one proposed by Ritcey and Hwang.