• 한국컴퓨터정보학회논문지
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• 제19권4호
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• pp.35-41
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• 2014

본 논문은 소프트웨어 기반의 2D BitBLT 엔진을 pSOS 운영체제에서 구현하는 것을 제안하였으며, 제안된 BitBLT엔진을 환자감시장치에서 동작을 검증하였다. 본 논문에서 제안한 방법의 검증을 위해, 환자감시장치 보드를 기반으로 하는 별도의 프로토 타입 PCB 보드를 제작하고, 동작을 검증하였다. 메인 보드는 ARM9 기반의 CPU로 설계하였으며, 하드웨어 기반의 BitBLT 모듈을 소프트웨어 기반의 모듈로 동작하면서 가중되는 CPU의 부하문제의 해결을 위해 200Mhz 프로세서 대신 400Mhz 프로세서로 변경하였다. 본 논문에서는 환자감시장치에서 GUI를 구현하는데 있어 그래픽 콘트롤러의 핵심요소 중의 하나인 2D BitBLT 모듈을 커널의 디바이스 드라이버로 구현하였다.

• 한국전기전자재료학회논문지
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• 제20권7호
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• pp.575-580
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• 2007

A 16 Mb 1T1C FeRAM device was integrated with BLT capacitors. But a lot of cells were failed randomly during the measuring the bit-line signal distribution of each cell. The reason was revealed that the grain size and orientation of the BLT thin film were severely non-uniform. And the grain size and orientation were severely affected by the process conditions of post heat treatment, especially nucleation step. The optimized annealing temperature at the nucleation step was $560^{\circ}C$. The microstructure of the BLT thin film was also varied by the annealing time at the step. The longer process time showed the finer grain size. Therefore, the uniformity of the grain size and orientation could be improved by changing the process conditions of the nucleation step. The FeRAM device without random bit-fail cell was successfully fabricated with the optimized BLT capacitor and the sensing margin in bit-line signal distribution of it was about 340 mV.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 하계학술대회 논문집 Vol.8
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• pp.257-257
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• 2007

고밀도 FeRAM (Ferroe!ectric Random Access Memory) 소자를 개발하기 위해서는 강유전체 물질을 이용한 안정적인 스텍형의 커패시터 개발이 필수적이다. 특히 $(Bi,La)_4Ti_3O_{12}$ (BLT) 강유전체 물질을 이용하는 경우에는 낮은 열처리 온도에서도 균질하고 높은 값의 잔류 분극 값을 확보하는 것이 가장 중요한 과제 중의 하나이다. 불행히도, BLT 물질은 a-축으로는 약 $50\;{\mu}C/cm^2$ 정도의 높은 잔류 분극 값을 갖지만, c-축 방향으로는 $4\;{\mu}C/cm^2$ 정도의 낮은 잔류 분극 값을 나타내는 동의 강한 비등방성 특성을 보인다. 따라서 BLT 박막에서 각각 입자들의 크기 및 결정 방향성을 세밀하게 제어하는 것은 무엇보다 중요하다. 본 연구에서는 16 Mb의 1T/1C (1-transistor/1-capacitor) 형의 FeRAM 소자를 BLT 박막을 적용하여 제작하였다. 솔-젤 (sol-gel) 용액을 이용하여 스핀코팅법으로 BLT 박막을 증착하고, 후속 열처리 공정을 RTP (rapid thermal process) 공정을 이용하여 수행하였다. 커패시터의 하부 전극 및 상부 전극은 각각 Pt/IrOx/lr 및 Pt을 적용하였다. 반응성 이온 에칭 (RIE: reactive ion etching) 공정을 이용하여 커패시터를 형성시킨 후, 32k-array (unit capacitor: $0.68\;{\mu}m$) 패턴에서 측정한 스위칭 분극 (dP=P*-P^) 값은 약 $16\;{\mu}C/cm^2$ 정도이고, 웨이퍼 내에서의 균일도도 2.8% 정도로 매우 우수한 특성을 보였다. 그러나 단위 셀들의 특성을 평가하기 위하여 bit-line의 전압을 측정한 결과, 약 10% 정도의 커패시터에서 불량이 발생하였다. 그리고 이러한 불량 젤들은 매우 불규칙적으로 분포함을 확인할 수 있었다. 이러한 불량 원인을 파악하기 위하여 양호한 젤과 불량이 발생한 셀에서의 BLT 박막의 미세구조를 분석하였다. 양호한 셀의 BLT 박막 입자들은 불량한 셀에 비하여 작고 비교적 균일한 크기를 갖고 있었다. 이에 비하여 불량한 셀에서의 BLT 박막에는 과대 성장한 입자들이 존재하고 이에 따라서 입자 크기가 매우 불균질한 것으로 확인되었다. 또 이러한 과대 성장한 입자들은 거의 모두 c-축 배향성을 나타내었다. 이상의 실험 결과들로부터, BLT 박막을 이용하여 제작한 FeRAM 소자에서 발생하는 불규칙한 셀 불량의 주된 원인은 c-축 배향성을 갖는 과대 성장한 입자의 생성임을 알 수 있었다. 즉 BLT 박막을 이용하여 FeRAM 소자를 제작하는 경우, 균일한 크기의 입자 및 c-축 배향성의 입자 억제가 매우 중요한 기술적 요소임을 알 수 있었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 학술회의 논문집 정보 및 제어부문 A
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• pp.75-78
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• 2003

In this paper, a second-order 3-bit DSM using DWA(Data Weighted Averaging) algorithm is designed for bluetooth Zero-IF Receiver. The designed circuit has two integrators using a designed OTA, nonoverlapping two-phase clerk generator, 3-bit A/D converter, DWA algorithm and 3-bit D/A converter An ideal model of second-order lowpass DSM with a 3-bit quantizer was configured by using MATLAB, and each coefficients and design specification of each blocks were determined to have 10-bit resolution in 1MHz channel bandwidth. The designed second-order 3-blt lowpass DSM has maximum SNR of 74dB and power consumption is 50mW at 3.3V.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 추계학술대회 논문집 Vol.19
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• pp.192-193
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• 2006

A 16Mb ITIC FeRAM device was fabricated with BLT capacitors. The average value of the switchable 2 polarization obtained m the 32k-array (unit capacitor size: 068 ${mu}m^2$) capacitors was about 16 ${\mu}C/cm^2$ at 3V and the uniformity within an 8-inch wafer was about 2.8%. But a lot of cells were failed randomly during the measuring the bit-line signal of each cell. It was revealed that the Grain size and orientation of the BLT thin film were severely non-uniform. Therefore, the uniformity of the grain size and orientation was improved by changing the process conditions of post heat treatment. The temperature of nucleation step was the very effective on varying the microstructure of the BLT thin film. The optimized temperature of the nucleation step was $560^{\circ}C$.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.117-120
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• 2002

In this paper, we construct cryptographic accelerators using hardware Implementations of HMACS based on a hash algorithm such as MD5.It is basically a secure version of his previous algorithm, MD4 which is a little faster than MD5 The algorithm takes as Input a message of arbitrary length and produces as output a 128-blt message digest The input is processed In 512-bit blocks In this paper, new architectures, Iterative and full loop, of MD5 have been implemented using Field Programmable Gate Arrays(FPGAS). For the full-loop design, the performance Is about 500Mbps @ 100MHz

• 한국통신학회논문지
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• 제30권3C호
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• pp.176-184
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• 2005

본 논문에서는 디지털 컨텐츠 보호를 위해 표준으로 제정된 DTCP(Digital Transmission Contents Protection)용 타원 곡선 암호(ECC) 연산기의 구현에 대해 기술한다. 기존의 시스템이 유한체 GF(2/sup m/)를 사용하는 것과는 달리 DTCP에서는 소수체인 GF(p)에서 타원 곡선을 정의하여 인증 및 키 교환을 위해 ECC 암호 알고리즘을 사용하고 있다. 본 논문에서는 ECC 알고리즘의 핵심 연산인 GF(p) 상에서의 스칼라 곱셈 연산기를 구현하였으며, 이 중 가장 많은 시간과 자원을 필요로 하는 나눗셈 연산을 제거하기 위하여 투영 좌표 변환 방법을 이용하였다. 또한, 효율적인 모듈러 곱셈 연산을 위하여 몽고메리 알고리즘을 이용하였으며, 곱셈기의 처리 속도를 빠르게 하기 위해 CSA(Carry Save Adder)와 4-레벨의 CLA(Carry Lookahead Adder)를 사용하였다. 본 논문에서 설계한 스칼라 곱셈기는 삼성전자 0.18 un CMOS 라이브러리를 이용하여 합성하였을 경우 64,559 게이트의 크기에 최대 98 MHz까지 동작이 가능하며 이 때 데이터 처리속도는 29.6 kbps로 160-blt 프레임당 5.4 ms 걸린다. 본 성능은 실시간 환경에서 DTCP를 위한 디지털 서명, 암호화 및 복호화, 그리고 키 교환 등에 효율적으로 적용될 수 있다.

• 한국통신학회논문지
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• 제32권12A호
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• pp.1244-1250
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• 2007

무선 통신 시스템에서 사용자간 협력방식은 중계노드들이 송신노드로부터 수신한 정보를 전달해 주어 최종 수신신호의 신뢰도를 향상시킨다. 본 논문에서는, 독립적이고 동일하게 분포된 레일레이 페이딩 채널을 고려하여 사용자간 협력을 위한 디코딩 후 전달 중계방식에 대한 비트 오차율의 분석을 수행한다. 변조방식으로는 M-ary PAM (Pulse Amplitude Modulation), QAM (Quadrature Amplitude Modulation), PSK (Phase Shift Keying) 방식을 이용한다. 따라서, 주어진 중계노드의 수에 대하여 각 변조방식에 대한 비트 오차율 식을 유도한다. 최종적으로, 유도된 비트 오차율 식의 수치적 결과와 시뮬레이션 결과를 비교하여 유도된 식을 검증하고, 중계노드의 수에 따른 비트 오차율 성능 변화를 관찰한다.