• 센서학회지
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• 제24권2호
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• pp.124-130
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• 2015

This paper presents a high performance HIGHT processor that can be applicable for CCM mode. In fact, HIGHT algorithm is a 64-bit block cipher. However, the proposed HIGHT extends the basic block length to 128-bit. The proposed HIGHT is operated as 128-bit block cipher and it can treat 128-bit block at once. Thus, it can be applicable for the various WSN applications that need fast and ultralight 128-bit block cipher, in particular, to be operated in CCM mode. In addition, the proposed HIGHT processor shares the common logics such as 128-bit key scheduler and control logics during encryption and decryption to reduce the area overhead caused by the extension of data block length. From the simulation results, the circuit area and power consumption of the proposed HIGHT are increases as 40% and 64% compared to the conventional 64-bit counterpart. However, the throughput of the proposed HIGHT can be up to two times as fast. Consequently, the proposed HIGHT is useful for USN and handheld devices based on battery as well as RFID tag the size of circuit is less than 5,000 gates.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2000년도 제15차 학술회의논문집
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• pp.473-473
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• 2000

This paper presents the 2-bit parallel algorithmic ADC using current mode for parallel method algorithm. It is operated by parallel conversion, 2-bit at each moment, and increase bit numbers by serial connection. The circuit operates in current mode. The comparison ratio can be controlled while working under mode operation. The circuit design used 0.8 ${\mu}{\textrm}{m}$ CMOS technology which capable to convert 2-bit in 50 ns, power consumed 0.786 nW, with input current 0-50 mA from 3V single supply. From simulation testing, the conversion rate is much faster than other method.

• 대한임베디드공학회논문지
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• 제8권5호
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• pp.285-293
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• 2013

The procedure of the arbitration which is the tag collision is essential because the multiple tags response simultaneously in the same frequency to the request of the Reader. This procedure is known as Anti-collision and it is a key technology in the RFID system. In this paper, we propose the Bit Pattern Prediction Algorithm(BPPA) for the efficient identification of the multiple tags. The BPPA is based on the tree algorithm using the time slot and identify the tag quickly and efficiently using accurate bit pattern prediction method. Through mathematical performance analysis, We proved that the BPPA is an O(n) algorithm by analyzing the worst-case time complexity and the BPPA's performance is improved compared to existing algorithms. Through MATLAB simulation experiments, we verified that the BPPA require the average 1.2 times query per one tag identification and the BPPA ensure stable performance regardless of the number of the tags.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2021년도 추계학술대회
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• pp.223-225
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• 2021

모듈러 곱셈은 ECC의 점 스칼라 곱셈을 위한 핵심 연산이며, ECC 프로세서의 성능에 영향을 미치는 가장 중요한 요소이다. 본 논문에서는 3-way Toom-Cook 곱셈 알고리듬과 수정된 고속 축약 알고리듬을 적용한 256-비트 모듈러 곱셈기 설계에 대해 기술한다. 90-비트 곱셈기 1개와 264-비트 가산기 3개가 사용되었으며, 하드웨어 크기와 소요 클록 사이클 수 사이의 최적화를 이루었다. Zynq UltraScale+ MPSoC 디바이스에 구현하여 모듈러 곱셈기를 검증하였으며, 모듈러 곱셈 연산에 15 클록 사이클이 소요된다.

• 전자공학회논문지S
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• 제34S권4호
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• pp.25-32
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• 1997

In this paper, we propose an adaptive BTC algorithm using the characteristics of the error signals. The BTC algorithm has a avantage that it is low computational complexity, but a disadvantage that it produces the ragged edges in the reconstructed images for th esloping regions beause of coding the input with 2-level signals. Firstly, proposed methods classify the input into low, medium, and high activity blocks based on the variance of th einput. Using 1-level quantizer for low activity block, 2-level for medium, and 4-level for high, it is adaptive methods that reduce bit rates and the inherent quantization noises in the 2-level quantizer. Also, in case of processing high activity block, we propose a new quantization level allocation algorithm using the characteristics of the error signals between the original signals and the reconstructed signals used by 2-level quantizer, in oder that reduce bit rates superior to the conventional 4-level quantizer. Especially, considering the characteristics of input block, we reduce the bit rates without incurrng the visual noises.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1987년도 전기.전자공학 학술대회 논문집(I)
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• pp.226-229
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• 1987

This paper was aimed to, using a new data structure, develop a set of algorithms to execute the output function of Digital System. These functions were represented as directed, acyclic graphs. by applying many restrictions on vertices on graph, the efficient manipulation of boolean function was accomplished. The results were as follows; 1. A canonical representation of a boolean function was created by the reduction algorithm. 2. The operation of two functions was accomplished using t he apply algorithm, according to the binary operator. 3. The arguments having 1 as the value nf function were enumerated using the satisfy algorithm. 4. Composing TTL 74181 4-bit ALU and 74182 look-ahead carry generator, the ALU having 4-bit and 16-bit as word size was implemented.

• 한국통신학회논문지
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• 제28권3C호
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• pp.286-295
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• 2003

본 논문에서는 최소의 메모리 사용량으로 원하는 비트율로 영상 부호화가 가능한 웨이브렛 기반의 영상 부호화기를 제안하였다. 제안된 방법은 부호화 과정시 요구되는 메모리 사용량을 줄이기 위해 웨이블릿 계수들의 비트 레벨 정보를 가지는 2D 중요 계수 배열을 사용하였다. 2D SCA는 웨이블릿 계수의 비트 레벨 정보를 저장하는 이차원 자료 구조로서, 제안된 알고리즘은 이것을 이용하여 중요한 계수에 대한 부호화 과정과 계수들의 비트 레벨 정보의 부호화 과정을 한 번에 수행할 수 있다. 실험 결과 기존의 부호화 방법보다 화질 면에서 비슷하거나 우수한 성능을 보였다. 특히 2D SCA를 이용한 최소의 메모리 사용으로 다양한 비트율에서 영상의 일그러짐 없이 안정적으로 동작함을 확인하였다.

• 정보처리학회논문지B
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• 제12B권7호
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• pp.755-760
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• 2005

이동통신 채널과 같은 저대역 통신망에서는 비디오 전송을 위해서 H.263+와 같이 압축율이 높은 부호화 방법이 사용된다. 저대역폭을 통해 고압축 비디오 비트스트림을 전송할 경우, 패킷이 손실되면 영상의 품질이 심각하게 떨어진다. 본 논문에서는 H.263+ 부호화영상이 전송될 때 손상되는 움직임 벡터의 복원기법을 제안하였다. 본 논문에서는 손실된 블록의 움직임 벡터는 인접한 블록의 움직임 벡터와 높은 상관성을 갖는 다는 사실에 착안하여, 시공간적 오류은닉(Temporal-Spatial Error Concealment) 방법을 제안한다. 제안된 방법에서는 손실된 모션벡터를 인접한 블록의 움직임을 클러스터링하여 복원한다. 인접한 블록의 모션벡터는 ALA(Average Linkage Algorithm) 클러스터링 알고리즘에 따라 클러스터링되며, 각 클러스터의 대표값을 계산하여 후보 움직임 벡터 집합을 얻은 다음, 이들 후보의 움직임의 왜곡정도를 계산하여 왜곡이 최소인 움직임 벡터를 선택한다. 제안한 방법으로 복원한 영상의 화질에 대한 객관적, 주관적 평가에서 개선된 결과를 확인하였다.

• 정보학연구
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• 제3권2호
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• pp.39-47
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• 2000

영상처리분야는 많은 데이터를 포함하는 고화질의 동영상을 고속으로 전송하기 위하여 압축기법을 필수적으로 사용하고 있다. 동영상 정보의 압축기법 중에서 시간적 중복성을 제거하는데는 움직임 추정기법을 사용한다. 본 논문에서는 완전탐색 블록정합 움직임 추정기를 설계하는데 있어서 DCT DC 값을 이용하여 화면의 밝기를 판단하여 휘도 신호 8비트 모두를 사용하지 않고, 비트 플레인(bit Plane)을 이용하여 그 중에 3비트만 선택하는 비교선택기를 I-Picture에 적응적으로 적용하고, P와 B Picture에서도 같은 선택 비트를 사용하는 구조를 제안하였다. 이 제안된 구조를 기준블록 $8{\times}8$, 탐색영역 $23{\times}23$, $352{\times}288$ Grayscale 표준비디오영상에 C언어로 모델링하여 기존 완전탐색기법과 PSNR을 비교한 결과 사람의 시각으로 거의 구별할 수 없는 작은 차이가 나타남을 알 수 있었고, 이렇게 검증된 움직임 추정기를 VHDL으로 설계하였다. 합성한 결과 본 논문에서 제안한 방법이 크기에서 기존구조 I에서는 38.3%, 기존구조II에서는 30.7% 줄일 수 있었음을 보여주었고, 메모리에서 기존구조 I, II보다 31.3% 줄일 수 있었음을 보여주었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
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• pp.145-148
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• 2000

A 16bit asynchronous multiplier has been designed using micropipelind structure with 2 phase and data bundling. And 4-radix modified Booth algorithm, CPlatch(Cature-Pass latch) and modified 4-2 counters have adopted in this design. It is implemented in 0.65$\mu\textrm{m}$ double-poly/double-metal CMOS technology by using 12,074 transistors with core size of 1.4${\times}$1.8$\textrm{mm}^2$. And our design results in a computation rate 55MHz a supply voltage of 3.3V.