• 대한전자공학회논문지SD
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• 제45권11호
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• pp.83-88
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• 2008

본 논문에서는 상위수준 합성에서의 비트단위 지연시간을 고려한 새로운 스케줄링 기법을 제안한다. 기존의 상위수준 합성을 위한 비트단위 지연시간 계산 방법은 특정 resource에서만 제한적으로 이용할 수 있었다. 하지만 본 연구에서는 다양한 resource에 대해서도 적용할 수 있는 효율적인 비트단위 지연시간 계산 방법을 개발하여, 이를 스케줄링에 적용하였다. 스케줄링 알고리즘은 리스트 스케줄링을 기반으로 하였으며, 스케줄링 과정에서 비트단위 지연시간을 고려하여 chaining을 수행한다. 또한 resource 제약조건하에서 성능을 더욱 향상시키기 위해 multi-cycle chaining을 수행할 수 있다. 잘 알려진 몇 가지 DSP 예제에 대한 실험 결과는 제안한 방법이 기존의 리스트 스케줄링에 비하여 평균 14.7% 성능을 향상시킬 수 있음을 보인다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제7권12호
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• pp.3037-3054
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• 2013

Interference between primary user (PU) and secondary user (SU) transceivers should be mitigated in order to implement underlay spectrum sharing in cognitive radio networks (CRN). Considering this scenario, an improved joint subcarrier and bit allocation scheme for cognitive user with primary users' cooperation (PU Coop) in CRN is proposed. In this scheme, the optimization problem is formulated to minimize the average interference power level at the PU receiver via PU Coop, which guarantees a higher primary signal to interference plus noise ratio (SINR) while maintaining the secondary user total rate constraint. The joint optimal scheme is separated into subcarrier allocation and bit assignment in each subcarrier via arith-metric geo-metric (AM-GM) inequality with asymptotical optimization solution. Moreover, the joint subcarrier and bit optimization scheme, which is evaluated by the available SU subcarriers and the allocated bits, is analyzed in the proposed PU Coop model. The performance of cognitive spectral efficiency and the average interference power level are investigated. Numerical analysis indicates that the SU's spectral efficiency increases significantly compared with the PU non-cooperation scenario. Moreover, the interference power level decreases dramatically for the proposed scheme compared with the traditional Hughes-Hartogs bit allocation scheme.

• ETRI Journal
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• 제24권4호
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• pp.280-289
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• 2002

In this work, we present a novel approach to the bit allocation problem that aims to minimize overall distortion subject to a bit rate constraint. The optimal solution can be found by the Lagrangian method with dynamic programming. However, the optimal bit allocation for block-based interframe coding is practically unattainable because of the interframe dependency of macroblocks caused by motion compensation. To reduce the computational burden while maintaining a result close to the optimum, i.e., near optimum, we propose an alternative method. First, we present a partitioned form of the bit allocation problem: a "frame-level problem" and "one-frame macroblock-level problems." We show that the solution to this new form is also the solution to the conventional bit allocation problem. Further, we propose a bit allocation algorithm using a "two-phase optimization technique" with an interframe dependency model and a rate-distortion model.

• 전자공학회논문지S
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• 제34S권4호
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• pp.25-32
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• 1997

In this paper, we propose an adaptive BTC algorithm using the characteristics of the error signals. The BTC algorithm has a avantage that it is low computational complexity, but a disadvantage that it produces the ragged edges in the reconstructed images for th esloping regions beause of coding the input with 2-level signals. Firstly, proposed methods classify the input into low, medium, and high activity blocks based on the variance of th einput. Using 1-level quantizer for low activity block, 2-level for medium, and 4-level for high, it is adaptive methods that reduce bit rates and the inherent quantization noises in the 2-level quantizer. Also, in case of processing high activity block, we propose a new quantization level allocation algorithm using the characteristics of the error signals between the original signals and the reconstructed signals used by 2-level quantizer, in oder that reduce bit rates superior to the conventional 4-level quantizer. Especially, considering the characteristics of input block, we reduce the bit rates without incurrng the visual noises.

• 한국멀티미디어학회논문지
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• 제9권2호
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• pp.244-254
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• 2006

본 논문은 고속 IP 검색을 위해 거대한 포워딩 테이블을 인덱싱하는 트라이(trie)를 캐시에 저장할 수 있는 작은 크기로 압축하는 복합적 기법을 제안한다. 본 논문의 복합적 기법은 bit-map과 controlled-prefix 기법을 복합한 것으로 저속의 주 메모리 검색을 약간의 계산을 포함한 고속 메모리 검색으로 대체한다. bit-map 트라이 압축 기법은 트라이의 인덱스와 자식 포인터를 각각 하나의 비트로 표시한다. 예를 들면 한 노드가 n bit 대표할 때 bit-map은 노드에서 연결된 $2^n$개의 인덱스와 자식 링크를 $2^{n-1}$ bit로 표시함으로써 높은 메모리 압축효과를 제공한다. controlled-prefix 기법은 주어진 트라이 계층 개수에 대해 각 계층의 깊이(stride) 즉, 트라이의 각 계층의 최상위 노드가 대표할 비트의 개수를 결정한다. 이때 controlled-prefix 기법은 주어진 트라이 계층 개수에 대해 최소의 트라이 크기를 구하기 위해 동적 프로그래밍(dynamic programming) 기법을 사용한다. 본 연구는 트라이 계층 개수에 따라 최적의 메모리 크기와 검색속도를 제시함으로써 시스템의 메모리 크기와 요구되는 검색속도에 맞추어 적절한 트라이 구조를 선택할 수 있는 기준을 제안한다.

• Journal of Information Processing Systems
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• 제12권2호
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• pp.322-331
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• 2016

Image compression is an essential technique for saving time and storage space for the gigantic amount of data generated by images. This paper introduces an adaptive source-mapping scheme that greatly improves bit-level lossless grayscale image compression. In the proposed mapping scheme, the frequency of occurrence of each symbol in the original image is computed. According to their corresponding frequencies, these symbols are sorted in descending order. Based on this order, each symbol is replaced by an 8-bit weighted fixed-length code. This replacement will generate an equivalent binary source with an increased length of successive identical symbols (0s or 1s). Different experiments using Lempel-Ziv lossless image compression algorithms have been conducted on the generated binary source. Results show that the newly proposed mapping scheme achieves some dramatic improvements in regards to compression ratios.

• 한국데이타베이스학회:학술대회논문집
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• 한국데이타베이스학회 1995년도 제4회 멀티미디어 산업기술 학술대회 논문집
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• pp.173-176
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• 1995

본 논문에서 다루는 내용은 멀티미디어 정보처리시 이용되는 여러 신호 처리용 하드웨어에서 필요로 하는 벡터 트랜스퍼메이션(Vector Transformation)및 오소그날 트랜스퍼메이션(Orthogonal Transformation)에 유용할 뿐만 아니라 여러 형태의 다양한 연산(elementary function including trigonometric functions)을 하나의 단일화된 알고리즘으로 구현할 수 있게 한 CORDIC(Coordinate Rotation Digit Computer)연산［1］［2］에 관한 연구이다. CORDIC 연산기를 실현함에 있어서 고속 연산을 위해 고속 가산기(fast adder)로서 CSA(Carry Save Adder)를 선택하는데, 본 논문의 연구 초점은 CORDIC연산기를 하드웨어로 실현하기 전에 Bit-Level의 시뮬레이터를 통하여, CSA의 특징상 발생할 수 있는 문제점어 대해 설명하고, 해결 방법［3］을 이용하여 원하는 값에 접근하는가를 확인하여 다양한 Bit의 조작으로 오차의 정도에 따라 유효한 CORDIC연산기를 실현하는데 도움이 되고자 한다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 하계학술대회 논문집 Vol.7
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• pp.26-27
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• 2006

To develop tera-bit level SONOS flash memories, SONOS unit memory and 64 bit flash arrays are fabricated. The unit cells have both channel length and width of 30nm. The NAND & NOR arrays are fabricated on SOI wafer and patterned by E-beam. The unit cells represent good write/erase characteristics and reliability characteristics. SSL-NOR array have normal write/erase operation. These researches are leading the realization of Tera-bit level non-volatile nano flash memory.

• 전자공학회논문지C
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• 제36C권5호
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• pp.38-47
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• 1999

저전력을 실현하기 위하여 구조, 논리 및 트랜지스터레벨에서 16비트 덧셈기를 설계하였다. 기존의 ELM덧셈기는 입력 비트 패턴에 의해 계산되는 블록캐리발생신호 (block carry generation signal) 때문에 특정 입력 비트 패턴이 인가되었을 때에는 G셀에서 글리치(glitch)가 발생하는 단점이 있다. 따라서 구조레벨에서는 특정 입력 비트 패턴에 대해서 글리치를 피하기 위해 자동적으로 각각의 블록캐리발생신호를 마지막 레벨의 G셀에 전달하는 저전력 덧셈기 구조를 제안하였다. 또한, 논리레벨에서는 정적 CMOS(static CMOS)논리형태와 저전력 XOR게이트로 구성된 저전력 소모에 적합한 조합형 논리형태(combination of logic style)를 사용하였다. 게다가 저전력을 위하여 트랜지스터레벨에서는 각 비트 전파의 논리깊이(logic depth)에 따라서 가변 크기 셀들(variable-sized cells)을 사용하였다. 0.6㎛ 단일폴리 삼중금속 LG CMOS 표준 공정변수를 가지고 16비트 덧셈기를 HSPICE로 모의 실험한 결과, 고정 크기 셀(fixed-sized cell)과 정적 CMOS 논리형태만으로 구성된 기존의 ELM 덧셈기에 비해 본 논문에서 제안된 덧셈기가 전력소모면에서는 23.6%, power-delay-product면에서는 22.6%의 향상을 보였다.

• 한국산업정보학회논문지
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• 제16권3호
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• pp.23-33
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• 2011

본 논문에서는 웨이블릿 계수의 비트 레벨 정보를 사용한 영상 부호화 기법을 제안한다. 제안한 방법은 수정된 EZW 알고리즘과 부호화 과정 시 요구되는 메모리 사용량을 줄이기 위해 웨이블릿 계수들의 비트 레벨 정보를 가지는 중요 계수 배열을 사용한다. 중요 계수 배열은 웨이블릿 계수의 비트 레벨 정보를 저장하는 이차원 자료 구조로서, 제안된 알고리즘은 이것을 이용하여 중요한 계수에 대한 부호화 과정과 계수들의 비트 레벨 정보의 부호화 과정을 한 번에 수행할 수 있다. 실험 결과 기존의 부호화 방법보다 화질 면에서 비슷하거나 우수한 성능을 보인다. 특히 중요 계수 배열은 이용한 최소의 메모리 사용으로 다양한 비트율에서 영상의 일그러짐 없이 안정적으로 동작함을 확인하였다.