• 한국통신학회논문지
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• 제18권1호
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• pp.110-122
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• 1993

음성이 패킷망을 통해 전송될때 각각의 call들에 의해서 발생되는 패킷들은 statistical multiplexer에 의해 다중화 되는데 이때 overload control이 필요하다. Overload control 방식은 음성 traffic을 coding하는 방식과 밀접한 관계가 있으며 그동안 많은 연구가 진행되어 왔다. CCITT에서는 최근에 packetized voice protocol에 대한 권고안 초안인 G.764를 작성하였는데 여기에서 embedded coding을 사용하는 경우에 bit dropping 방식을 사용하면 매우 훌륭하게 overload control을 할 수 있다는 사실을 언급하였다. 이에 따라 본 논문에서는 음성을 embedded ADPCM으로 coding하여 CCITT권고안 G.764에 따라 전송하는 경우에, bit dropping 방식에 따른 overload control 방식을 사용하는 패킷 multiplexer의 성능을 분석하고자 한다. 성능 분석을 위해서는 먼저 multiplexer에 도착하는 중첩된 packet arrival process에서 패킷들의 interarrival time들 간에 존재하는 큰 correlation을 정확히 나타낼 수 있는 수학적인 model이 필요하다. 본 논문에서는 Poisson process나 birth-and-death process에 비해 이들 packet arrival process를 상대적으로 정확히 표현할 수 있는 Makov-modulated Poisson Process(MMPP)를 사용하여 모델링을 하였다.따라서 성능분석은 MMPP/G/1 queueing system에 대한 분석과 비슷하다. 다만 서비스 시간의 분포가 시스템의 상태에 따라 달라지는데 이러한 경우에 대해서는 기존의 논문에서 분석되지 않았다. 성능분석을 통하여 queue에서 서비스를 기다리는 패킷의 수에 대한 분포의 Z-transform을 구하고 이를 이용하여 임의의 시간에서의 queue length와 waiting time의 평균과 표준편차를 구하였다. 이를 통하여 bit dropping 방식에 의한 overload control이 음성의 질을 많이 저하시키지 않으면서도 overload control을 하지 않을 때에 비해 statistical multiplexer에서 훨씬 많은 수의 call을 수용할 수 있도록 하는 효과를 가진다는 사실을 확인 하였다. 또한 패킷이 queue에서 떠난 직후와 임의의 시간에서 구한 queue length와 waiting time의 평균과 표준편차가 매우 비슷하다는 사실을 알 수 있었다. 본 논문에서와 마찬가지로 임의의 시간에서의 분석은 매우 복잡한 경우가 대부분이므로 이러한 사실을 이용하면 매우 간단히 성능분석을 할 수 있을 것이다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제8권3호
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• pp.1040-1057
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• 2014

In this paper, a new bit rate estimation scheme is proposed to determine the bit rate for each subclass in an MPEG-2 TS to H.264/AVC transcoder after dividing an input MPEG-2 TS sequence into several subclasses. Video format transcoding in conventional IPTV and Smart TV services is a time-consuming process since the input sequence should be fully transcoded several times with different bit-rates to decide the bit-rate suitable for a service. The proposed scheme can automatically decide the bit-rate for the transcoded video sequence in those services which can be stored on a video streaming server as small as possible without losing any subject quality loss. In the proposed scheme, an input sequence to the transcoder is sub-classified by hierarchical clustering using a parameter value extracted from each frame. The candidate frames of each subclass are used to estimate the bit rate using a statistical analysis and a mathematical model. Experimental results show that the proposed scheme reduces the bit rate by, on an average approximately 52% in low-complexity video and 6% in high-complexity video with negligible degradation in subjective quality.

• 한국컴퓨터정보학회논문지
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• 제20권11호
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• pp.1-8
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• 2015

Flash memory has advantages in that it is fast access speed, low-power, and low-price. Therefore, they are widely used in electronics industry sectors. However, the flash memory has weak points, which are the limited number of erase operations and non-in-place update problem. To overcome the limited number of erase operations, many wear leveling techniques are studied. They use many tables storing information such as erase count of blocks, hot and cold block indicators, reference count of pages, and so on. These tables occupy some space of main memory for the wear leveling techniques. Accordingly, they are not appropriate for low-power devices limited main memory. In order to resolve it, a wear leveling technique using bit array and Bit Set Threshold (BST) for flash memory. The proposing technique reduces the used space of main memory using a bit array table, which saves the history of block erase operations. To enhance accuracy of cold block information, we use BST, which is calculated by using the number of invalid pages of the blocks in a one-to-many mode, where one bit is related to many blocks. The performance results illustrate that the proposed wear leveling technique improve life time of flash memory to about 6%, compared with previous wear leveling techniques using a bit array table in our experiment.

• 한국산학기술학회논문지
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• 제13권10호
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• pp.4359-4364
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• 2012

본 연구에서는 지반시추용 드릴비트의 설계를 검증하기 위해 유한요소 해석을 수행하였다. 드릴비트 해석결과와 실제 굴진시험장비의 실험결과와 비교하여 해석의 타당성을 검증하였다. 본 연구를 통해 드릴비트의 다양한 형상, 재료 물성치 선정을 위해 유한요소해석을 활용하여 실제 실험에 소요되는 시간 및 비용 절감이 가능할 것으로 기대된다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.105-108
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• 2001

4 32-bit RISC core is designed for embedded application and DSP. This processor offers low power consumption by fully static operation and compact code size by efficient instruction set. Processor performance is improved by wing conditional instruction execution, block data transfer instruction, multiplication instruction, bunked register file structure. To support compact code size of embedded application, It is capable cf executing both 16-bit instructions and 32-bit instruction through mixed mode instruction conversion Furthermore, for fast MAC operation for DSP applications, the processor has a dedicated hardware multiplier, which can complete a 32-bit by 32-bit integer multiplication within seven clock cycles. These result in high instruction throughput and real-time interrupt response. This chip is implemented with 0.35${\mu}{\textrm}{m}$, 4- metal CMOS technology and consists of about 50K gate equivalents.

• Journal of information and communication convergence engineering
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• 제5권1호
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• pp.54-58
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• 2007

A real-time frame-layer rate control algorithm with a token bucket traffic shaper is proposed for distortion variation minimization. The proposed rate control method uses a non-iterative optimization method for low computational complexity, and performs bit allocation at the frame level to minimize the average distortion over an entire sequence as well as variations in distortion between frames. The proposed algorithm does not produce time delay from encoding, and is suitable for real-time low-complexity video encoder. Experimental results indicate that the proposed control method provides better visual and PSNR performances than the existing rate control method.

• 한국인터넷방송통신학회논문지
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• 제10권6호
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• pp.119-123
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• 2010

마크-젠더 변조기와 광 간섭계를 이용한 10Gb/s 광 듀오바이너리 송신기의 전송 성능을 고찰하였다. 전송 거리를 증가시키기 위해서 전송 시스템이 받는 영향을 변조기의 구동 전압비와 광 간섭계의 시간 지연 관점에서 컴퓨터 모의실험을 통하여 이론적 분석을 하였다. 구동 전압비를 줄이고 부분 비트 시간 지연을 최적화하여 보다 향상된 전송 성능을 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(4)
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• pp.98-101
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• 2000

On CELP type Vocoders G.723.1 6.3kbps/5.3kbps Dual Rate Speech Codec, which is developed for Internet Phone and videoconferencing, uses VAD(Voice Activity Detection)/CNG (Comfort Noise Generator) in order to reduce the bit rate in a silence period. In order to reduce the bit rate effectively in this paper, we first set the boundary condition of the energy threshold to prevent the consumption of unnecessary processing time, and use three decision rules to detect an active frame by energy, pitch gain and LSP distance. To evaluate the performance of the proposed algorithm we use silence-inserted speech data with 0, 5, 10, 20dB of SNR. As a result when SNR is over 5dB, the bit rate is reduced up to about 40% without speech degradation and the processing time is additionally decreased.

• IEIE Transactions on Smart Processing and Computing
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• 제4권1호
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• pp.59-63
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• 2015

This paper presents a 10-bit 10 MS/s Time-Interleaved Flash-SAR ADC with a shared Multiplying DAC. Using shared MDAC, the total capacitance in the SAR ADC decreased by 93.75%. The proposed ADC consumed 2.28mW under a 1.2V supply and achieved 9.679 bit ENOB performance. The ADC was implemented in $0.13{\mu}m$ CMOS technology. The chip area was $760{\times}280{\mu}m^2$.

• 대한전자공학회논문지
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• 제22권2호
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• pp.36-43
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• 1985

NMOS IC layout에서 직사각형 도형의 갯수에 비례하는 검사시간을 소모하는 설제규칙 검사의 알고리즘의 제안되고 그것에 의한 program이 개발 되었다. 일반적인 설계규칙 검사 algorithm의 시간소모는 0(nlogn) 혹은 0(n**1 . 2)에 비례하는데 반하여 (n은 직사각형 도형의 갯수) 이 논문에서는 pattern의 DF(direct format) data와 bit-map plane을 연관 지음으로써 0(n)에 비례하는 시간소모를 달성 할 수 있었다.