• 정보과학회 논문지
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• 제43권1호
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• pp.34-39
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• 2016

자바스크립트는 웹 페이지에서 HTML과 더불어 널리 사용되고 있다. 많은 자바스크립트 수행 엔진들은 성능 향상을 위해 적시 컴파일러를 채택하고 있다. 최근에는 32-bit 뿐만 아니라 64-bit 마이크로프로세서가 탑재된 다양한 기기가 소개되고 있으며 이를 위한 적시 컴파일러도 개발되고 있다. 하지만 64-bit 적시 컴파일러는 아직 문제점이 많으며, 특히 메모리 주소와 값들이 64-bit을 사용하여 코드의 크기가 증가하는 문제점이 있다. 본 논문은 64-bit 환경에서 생성되는 코드, 특히 주소와 상수 값들이 더 많은 공간을 사용함을 보여주고, 적시 컴파일러가 64-bit 값들의 생성을 최적화하여 메모리 사용량을 줄이는 기법들을 제안한다. 이를 V8 자바스크립트 엔진에 적용하여, Octane과 SunSpider 벤치마크에서 생성되는 코드의 크기와 성능을 평가하였다. 성능은 각각 3.6%와 0.32% 향상되었으며, 코드 크기는 0.7%와 2.8% 감소하였다.

• International journal of advanced smart convergence
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• 제11권4호
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• pp.96-103
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• 2022

This paper presents the analysis of increasing the resolution of True-Time-Delay (TTD) by 0.5-bit for phased-array antenna system which is one of the Multiple-Input and Multiple Output (MIMO) technologies. For the analysis, a 5.5-bit True-Time Delay (TTD) integrated circuit is designed and analyzed in terms of beam steering performance. In order to increase the number of effective bits, the designed 5.5-bit TTD uses Single Pole Triple Throw (SP3T) and Double Pole Triple Throw (DP3T) switches, and this method can minimize the circuit area by inserting the minimum time delay of 0.5-bit. Furthermore, the circuit mostly maintains the performance of the circuit with the fully added bits. The idea of adding 0.5-bit is verified by analyzing the relation between the number of bits and array elements. The 5.5-bit TTD is designed using 0.18 ㎛ RF CMOS process and the estimated size of the designed circuit excluding the pad is 0.57×1.53 mm². In contrast to the conventional phase shifter which has distortion of scanning angle known as beam squint phenomenon, the proposed TTD circuit has constant time delays for all states across a wide frequency range of 4 - 20 GHz with minimized power consumption. The minimum time delay is designed to have 1.1 ps and 2.2 ps for the 0.5-bit option and the normal 1-bit option, respectively. A simulation for beam patterns where the 10 phased-array antenna is assumed at 10 GHz confirms that the 0.5-bit concept suppresses the pointing error and the relative power error by up to 1.5 degrees and 80 mW, respectively, compared to the conventional 5-bit TTD circuit.

• 대한전자공학회논문지TC
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• 제42권5호
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• pp.47-54
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• 2005

본 논문은 RFID 시스템에서의 태그 Anti-collision 알고리즘을 제안하고 분석한다. 제안한 RFID 시스템에서의 Anti-collision 알고리즘과 기존의 이진 방식 알고리즘들(이진 탐색 알고리즘, time slot을 이용한 slotted 이진 트리 알고리즘, Auto-ID 센터에서 제안한 bit-by-bit 이진 트리 알고리즘)을 수학적으로 비교하고 분석하였다. 수학적 분석 결과는 OPNET 모의실험을 통하여 그 결과를 검증하였다. 분석 결과에 의하면 제안한 Improved bit-by-bit 이진 트리 알고리즘의 성능이 기존의 Anti-collision 알고리즘 중 가장 좋은 성능을 보이는 bit-by-bit 이진 트리 알고리즘과 비교할 때 리더의 전송요구에 응답한 태그의 개수가 20개일 경우에는 약 $304\%$정도의 성능향상이 있었으며 리더의 전송요구에 응답한 태그의 개수가 200개일 경우에는 $839\%$의 성능향상이 있었다.

• 대한전자공학회논문지TC
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• 제41권8호
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• pp.55-62
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• 2004

본 논문은 Ubiquitous ID 시스템의 고속 충돌 방지 알고리즘 2가지를 제안하고 분석한다. 제안한 Ubiquitous ID 시스템에서의 고속 충돌 방지 알고리즘들과 기존의 이진 탐색 알고리즘, time slot을 이용한 slotted 이진 트리 알고리즘, 그리고 Auto-ID 센터에서 제안한 bit-by-bit 이진 트리 알고리즘을 수학적으로 비교 및 분석하였다. 수학적 분석 결과는 OPNET 모의실험을 통하여 그 결과를 검증하였다. 분석 결과에 의하면 제안한 Modified bit-by-bit 이진 트리 알고리즘의 성능이 기존의 충돌 방지 알고리즘 중 가장 좋은 성능을 보이는 bit-by-bit 이진 트리 알고리즘과 비교할 때 리더의 전송요구에 응답한 태그의 개수가 20개일 경우에는 약 5%정도의 성능향상이 있었으며 리더의 전송요구에 응답한 태그의 개수가 200개일 경우에는 100%의 성능향상이 있었다. 또한, 제안한 Enhanced bit-by-bit 이진 트리 알고리즘의 성능은 Modified bit-by-bit 이진 트리 알고리즘보다 각각의 경우 약 355%와 145%의 성능향상이 있었다.

• 한국콘텐츠학회논문지
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• 제11권8호
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• pp.459-467
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• 2011

버스이용 활성화를 목적으로 구축되어진 버스정보시스템(Bus Information Systems)은 정류소에 설치한 버스안내단말기(Bus Information Terminal)를 통하여 버스대기자에게 버스도착정보 등을 제공하고 있다. BIT는 도심곳곳에 산재한 정류소에 설치되어 시민들이 직접 사용하는 장치이므로 고장 파손 등의 신속한 대응이 BIS운영에 중요한 요소로 인식된다. 이에 본 논문에서는 이러한 유지보수비용을 자체적으로 충당할 목적으로 BIT화면에 민간광고를 게재할 경우를 가정한 후, 조건부가치측정법(Contingent Valuation Method)을 적용하여 적정수준의 광고료를 파악하였다. 또한, 다항로짓모형(Multinomial Logit Medel)을 이용하여 버스이용자시간대별 이용자 특성을 분석하였으며, 이용자의 성별 및 연령을 고려한 시간대별 BIT광고게재 전략을 제시하였다.

• 한국정보통신학회논문지
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• 제21권4호
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• pp.724-730
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• 2017

항공우주분야 시스템의 네트워크 구현을 위해 고안된 스페이스와이어에는 네트워크의 시각 동기화를 위한 타임코드가 정의되어있다. 스페이스와이어 네트워크에서 타임코드가 링크를 통과할 때마다 14[bit-period]의 전송 지연과 최대값이 10[bit-period]인 전송 지터가 발생하며 이것은 시각 동기화 오차의 주요 원인이다. 본 논문은 스페이스와이어 표준에 정의되어 있는 타임코드를 확장하여 시각 동기화 성능을 개선하는 방법을 제안한다. 타임 마스터와 시각 동기화를 수행하는 노드들은 확장된 타임코드들을 이용하여 시각 정보가 전송되는 과정에서 발생한 전송 지연과 지터를 파악하고 이를 이용하여 시각 동기화 보정을 수행할 수 있다. 제안된 방법의 효과는 OMNeT++ 기반의 스페이스와이어 네트워크 시뮬레이션 환경을 이용하여 분석되었으며 그 결과 수 [bit-period] 이내의 오차로 시각 동기화가 가능하다는 것이 확인되었다. 제안된 방법은 소규모 스페이스와이어 네트워크 시스템에 적합하며 이전 연구 결과들에 비해 구현에 따른 비용 대비 매우 효과적인 성능 향상을 얻을 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.225-228
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• 2012

본 논문은 8-비트 디코더, 2-비트 시간-인터폴레이터, 그리고 출력 버퍼로 구성된 10-비트 시간-인터폴레이션 디지털-아날로그 변환기를 제안한다. 제안하는 시간-인터폴레이션 기법은 RC 로우패스 필터에 의한 시정수를 이용해서 charging time을 조절하여 아날로그 값을 결정하는 방법이다. 또한 시간-인터폴레이터를 구현하기 위해 공정 변화를 최소화하기 위해 레플리카 회로를 포함한 제어 펄스 발생기를 제안한다. 제안하는 10-비트 시간-인터폴레이션 디지털-아날로그 변환기는 3.3 V $0.35{\mu}m$ 1-poly 6-metal CMOS 공정을 이용하여 설계된다. 설계된 10-비트 시간-인터폴레이션 디지털-아날로그 변환기의 면적은 기존의 10-비트 저항열 디지털-아날로그 변환기의 61%를 차지한다. 그리고 시뮬레이션 된 DNL과 INL은 각각 +0.15/-0.21 LSB와 +0.15/-0.16 LSB이다.

• 음성과학
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• 제10권2호
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• pp.57-64
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• 2003

The cepstrum coefficients are the most popular feature for speech recognition or speaker recognition. The cepstrum coefficients are also used for speech synthesis and speech coding but has major drawback of long processing time. In this paper, we proposed a new method that can reduce the processing time of FFT cepstrum analysis. We use the normal ordered inputs for FFT function and the bit-reversed inputs for IFFT function. Therefore we can omit the bit-reversing process and reduce the processing time of FFT ceptrum analysis.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2001년도 봄 학술발표논문집 Vol.28 No.1 (A)
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• pp.82-84
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• 2001

Real-Time Linux는 기존의 Linux에 실시간 기능을 추가한 것으로서, 태스크 스케줄링 방법은 우선순위 기반의 스케줄링 방법을 사용한다. 그러나, 태스크의 개수가 많아지면 가장 높은 우선순위의 태스크를 찾는데 걸리는 시간이 태스크 개수에 비례해서 많이 걸린다. 이러한 이유로 태스크의 개수가 제한적일 수밖에 없다. 본 논문에서는 우선순위별로 서로 다른 목록을 유지하고, Bit Masking 기법을 사용함으로써 가장 높은 우선순위 태스크를 선택하는데 걸리는 시간을 상수시간으로 줄이고 각 태스크들의 시그널을 처리하는 부분을 좀더 효율적으로 처리하도록 함으로써 Real-Time Linux의 실시간 스케줄링 기능을 개선하였다.

• 한국통신학회논문지
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• 제22권2호
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• pp.306-317
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• 1997

This ppaer presents a bit-rate conversion system for efficient communications between 3 channel CVSD systems with different bit-rates. The proposed conversion system is implemented in the digital domain and specially, the conversion problem between 32 Kbps and 16 Kbps CVSD systems is studied. The conventional conversion system implemented in the analog domain allows signals to be easily degraded by external noises. To overcome this problem, a digital CVSD bit-rate conversion system robust to external noises is developed. the new systemdecodes CVSD bit sequences and converts sampling rates of decoded signals, then encodes signals at target bit-rates. Since linear phase property does not matter in this application, instead of FIR filters a IIR filter is employed to reduce the system complexity. Therefore, a 3 channel digital CVSD bit-rate conversion system was successfully real-time implemented using a general purpose DSP. In addition, conversion problems with unkown time constants were experimented and good experimental results were obtained.