• 정보저장시스템학회논문집
• /
• 제6권1호
• /
• pp.31-36
• /
• 2010

Data storage related with writing and retrieving requires high storage capacity, fast transfer rate and less access time. Today any data storage system cannot satisfy these conditions, however holographic data storage system can perform faster data transfer rate because it is a page oriented memory system using volume hologram in writing and retrieving data. System can be constructed without mechanical actuating part so fast data transfer rate and high storage capacity about 1Tb/cm3 can be realized. In this research, to correct errors of binary data stored in holographic data storage system, a new method for reduction errors is suggested. First, find cluster centers using subtractive clustering algorithm then reduce intensities of pixels around cluster centers. By using this error reduction method following results are obtained ; the effect of Inter Pixel Interference noise in the holographic data storage system is decreased and the intensity profile of data page becomes uniform therefore the better data storage system can be constructed.

• 대한산업공학회지
• /
• 제14권1호
• /
• pp.1-15
• /
• 1988

DS1 transmission systems use framing bit errors, bipolar violations and code-detected errors to estimate the bit error rate when determining errored and severely errored seconds. Using the coefficient of variation under the memoryless binary symmetric channel assumption, a basic framework to evaluate these estimation schemes is proposed to provide a practical guideline in determining errored and severely errored seconds which are fundamental in monitoring the real-ime error performance of DS1 transmission systems carrying live traffic. To evaluate the performance of the cyclic redundancy check code (CRC), a computer simulation model is used. Several drawbacks of the superframe format in association with real time error performance monitoring are discussed. A few recommendations are suggested in measuring errored and severely errored seconds, and determining service limit alarms through the use of the superframe format. Furthermore, we propose a new robust scheme for determining service limit alarms which take into consideration the limitations of some estimation schemes for the time interval of one second.

• 한국정보통신학회논문지
• /
• 제9권7호
• /
• pp.1419-1424
• /
• 2005

본 논문에서는 통신 채널의 오류로 인하여 통신 단말간에 서로 송수신되는 정보중에 임의의 비트가 삭제되거나 추가되어 암호 알고리즘을 사용하여 통신이 불가능해지는 경우, 이를 극복하기 위한 기법으로 Statistical CFB 방식의 암호 알고리즘을 제안한다. 먼저, 비트 삽입 또는 비트 삭제 발생 시 오류 전파의 영향을 수학적으로 모델링하여 이론적인 Statistical CFB 암호 알고리즘의 성능을 분석한다. 이 경우, Statistical CFB 방식의 성능을 결정하는 요소인 농기 패턴의 길이와 피프백되는 키의 길이를 변화해가며 분석하도록 한다. 또한 이론적인 분석과 함께 실제로 특정 길이의 동기 패턴과 피드백되는 키를 선택한 후, Statistical CFB 방식을 적용한 암호 알고리즘을 사용하여 성능을 분석하였다. 이를 이론적인 분석 결과와 비교하여 제안된 암호 알고리즘의 타당성을 검증한다.

• 제어로봇시스템학회논문지
• /
• 제22권8호
• /
• pp.671-677
• /
• 2016

A Controller Area Network (CAN) is a serial communication protocol that is highly reliable and efficient in many aspects, such as wiring cost and space, system flexibility, and network maintenance. Therefore, it is chosen for the communication protocol between a single chip controller based on Field Programmable Gate Array (FPGA) and peripheral devices. In this paper, the design and implementation of CAN IP, which is written in VHSIC Hardware Description Language (VHDL), is presented. The implemented CAN IP is based on the CAN 2.0A specification. The CAN IP consists of three processes: clock generator, bit timing, and bit streaming. The clock generator process generates a time quantum clock. The bit timing process does synchronization, receives bits from the Rx port, and transmits bits to the Tx port. The bit streaming process generates a bit stream, which is made from a message received from a micro controller subsystem, receives a bit stream from the bit timing process, and handles errors depending on the state of the CAN node and CAN message fields. The implemented CAN IP is synthesized and downloaded into SmartFusion FPGA. Simulations using ModelSim and chip test results show that the implemented CAN IP conforms to the CAN 2.0A specification.

• Transactions on Electrical and Electronic Materials
• /
• 제10권2호
• /
• pp.44-48
• /
• 2009

A simulation study of a 10-bit two-stage DAC was done by using a conventional current switch cell. The DAC adopts the segmented architecture in order to reduce the circuit complexity and the die area. The 10-bit CMOS DAC was designed in 2 blocks, a unary cell matrix for 6 MSBs and a binary weighted array for 4 LSBs, for fabrication in a 0.35-${\mu}m$ CMOS process. To cancel the accumulation of errors in each current cell, a symmetrical switching sequence is applied in the unary cell matrix for 6 MSBs. To ensure high-speed operation, a decoding circuit with one stage latch and a cascode current source were developed. Simulations show that the maximum power consumption of the 10-bit DAC is 74 mW with a sampling frequency of 100 MHz.

• 한국통신학회논문지
• /
• 제35권5C호
• /
• pp.423-431
• /
• 2010

본 논문에서는 저밀도 패리티 검사부호의 복호에서 발생하는 트랩핑 세트에 갇힌 오류를 정정할 수 있는 수정 합-곱 알고리즘을 제안한다. 원래 합-곱 알고리즘과는 달리 제안된 방법은 반복복호의 실패 원인이 트랩핑 세트인지를 판단하는 과정과 트랩핑 세트에 갇힌 오류를 정정하는 2단계 복호과정으로 구성된다. 수정 합-곱 알고리즘에서는 트랩핑 세트에 포함된 변수노드를 검색하기 위하여 실패 검사노드 집합과 경판정 비트들의 천이패턴을 이용한다. 그리고 검색된 변수노드의 정보를 반전시킨 다음 합-곱 알고리즘을 수행함으로써 트랩핑 세트에 갇힌 오류를 정정한다. 모의실험 결과 제안된 복호알고리즘은 신호 대 잡음비의 증가에 따라 지속적으로 향상되는 오류성능을 보인다. 따라서 수정 합-곱 알고리즘은 저밀도 패리티 검사부호에서 발생하는 오류마루 현상을 현저히 감소시키거나 거의 제거할 수 있는 것으로 사료된다.

• 한국통신학회논문지
• /
• 제29권7A호
• /
• pp.794-806
• /
• 2004

본 논문에서는 IEEE 802.11a의 OFDM 통신시스템에 대한 송수신 주파수편차의 교정기법을 연구하고 편차주파 수들의 교정오차에 의한 잡음을 분석한다. 반송주파수편차에 의한 심볼당 회전위상을 짧은 훈련신호(short preamble)의 자기상관에서 추정한다. 잡음의 영향을 줄이기 위하여 짧은 훈련신호(short preamble)를 과도표본화 (over-sampling)한다. 파일롯(pilot) 신호를 도입하여 추정된 반송주파수편차의 오차와 표본화 주파수편차에 의한 OFDM 심볼당 회전위상을 추정한다. 이러한 회전위상의 추정과 교정에 CORDIC(Coordinated Rotational Digital Computer) 프로세서 또는 각도와 복소수의 환산표를 사용하고 이것들의 구현기법과 장단점을 비교한다. 복소수와 위상은 CORDIC 프로세서와 환산표에서 한정된 비트(bit) 개수로 계산되므로 각도양자화 오차가 있게 된다. 비트개수에 따른 각도양자화 오차를 OFDM 신호의 SNR로 나타내고 IEEE 802.11a의 편차주파수 교정에서 요구되는 최소한의 비트 개수를 제시한다. 끝으로, 모의실험을 통하여 짧은 훈련신호로 반송주파수편차를 추정하고 CORDIC 프로세서와 환산표에서 사용된 비트 개수에 따른 양자화 잡음을 검증한다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 1988년도 추계학술대회 논문집 학회본부
• /
• pp.159-163
• /
• 1988

The purpose of this paper is to investigate the effects of alpha particles on the memory circuits such as a sense amplifier and bit lines. Sense amplifiers column alpha particle hits have been simulated for a mega bit DRAM using SPICE, a circuit simulation program. The energy of alpha particle and the substrate concentration are found to strongly influence the likehood of soft errors. Our results may be useful for the designing of alpha particle immune sense amplifiers.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 1988년도 전기.전자공학 학술대회 논문집
• /
• pp.186-189
• /
• 1988

In transmission of DPCM signals, it is desired to protect the more significant digits from more errors than the less significant digits. The SNR of DPCM is examined in the case that bit error rates of individual digits consisting of the information word are different each other. The examination shows a better DPCM coding.

• 한국방송∙미디어공학회:학술대회논문집
• /
• 한국방송∙미디어공학회 2020년도 추계학술대회
• /
• pp.241-243
• /
• 2020

The high computational complexity of deep learning algorithms has led to the development of specialized hardware architectures. However, soft errors (bit flip) may occur in these hardware systems due to voltage variation and high energy particles. Many error correction methods have been proposed to counter this problem. In this work, we analyze an error correction mechanism based on repetition codes and an activation function. We test this method by injecting errors into weight filters and define an ideal error rate range in which the proposed method complements the accuracy of the model in the presence of error.