• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2011년도 추계학술발표대회
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• pp.925-927
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• 2011

본 논문에서는 확장 이진 최대공약수 알고리듬 (Extended Binary GCD algorithm)을 기본으로 GF($2^m$) 상에서 유한체 나눗셈 연산을 위한 고속 알고리듬을 제안하고, 제안한 알고리듬을 기본으로 한 나눗셈 연산기의 FPGA 설계 구현에 관하여 기술한다. 제안한 알고리듬은 Verilog HDL 로 기술하였고, Xilinx FPGA virtex4-xc4vlx15 디바이스를 타겟으로 하였다.

• 정보처리학회논문지C
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• 제17C권2호
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• pp.145-152
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• 2010

본 논문에서는 표준기저(standard basis) 표기법을 이용하여 GF($2^{163}$) 상에서개선된 나눗셈 알고리듬을 제안하고, 제안한 알고리듬을 기반으로 한 반복 하드웨어 구조(iterative hardware structure)를 갖는 고속 나눗셈기를 설계한다. 제안한알고리듬은 이진 확장 GCD 알고리듬을 기본으로 하고 있으며, 모듈러감소 (modular reduction)를 위한 모든 산술연산은 기존의 방법과 달리 하나의 while루프 내에서 수행된다. 제안된 알고리듬을 기본으로 하여 설계된 나눗셈기는 모듈러 연산을 위한 각 모듈이 하나의 클럭에 의해서제어되므로 계산 속도가 매우 빠르다. 여기에서 사용하는 감소 다항식(reduction polynomial)은 SEC2 (Standards for Efficient Cryptography) 에서 권장하는 $f(x)=x^{163}+x^7+x^6+x^3+1$이며, 차수(degree) m은 163을 사용한다. 제안한 알고리듬은 Verilog HDL(Hardware Description Language)을 사용하여 FPGA로 구현되었으며, Xilinx-VirtexII XC2V8000 FPGA 상에서 85MHz로 동작함을 확인하였다. 또한, 구현 결과 및 성능 평가를 통하여 제안한 알고리듬의 종래의 두 알고리듬보다 성능이크게 개선됨을 보인다.

• 정보처리학회논문지A
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• 제12A권3호
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• pp.235-242
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• 2005

본 논문에서는 유한체 $GF(2^m)$의 응용을 위한 새로운 비트-시리얼 나눗셈 회로를 제안한다. 제안된 나눗셈 회로는 수정된 바이너리 최대 공약수 알고리즘에 기반하며, 2m-1 클락 사이클 비율로 나눗셈 결과를 출력한다. 본 연구에서 제안된 회로는 기존의 비트-시리얼 나눗셈 회로에 비해 속도에서 $43\%$, 칩 면적에서 $20\%$의 성능 개선을 보인다. 또한 제안된 회로는 기약다항식의 선택에 있어 어떠한 제약 조건도 두지 않을 뿐 아니라 매우 규칙적이고 모듈화 하기 쉽기 때문에 필드 크기 m에 대해 높은 유연성 및 확장성을 제공한다. 따라서 본 논문에서 제안된 나눗셈 회로는 저면적을 요구하는 $GF(2^m)$의 응용에 매우 적합하다.

• 한국정보통신학회논문지
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• 제17권3호
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• pp.619-626
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• 2013

여러 가지 디지털통신 시스템에서 많이 사용되고 있는 의사 난수열을 설계하는데 있어 가장 중요한 문제는 생성된 수열들 사이의 상호상관관계가 낮은 수열을 생성하는 것이다. 본 논문에서는 Gold 계열의 수열의 합성으로 이루어지는 새로운 이진수열군 $S^r=\{Tr_1^m\{[Tr_m^n(a{\alpha}^t+{\alpha}^{dt})]^r\}{\mid}a{\in}GF(2^n),\;0{\leq}t<2^n-1\}$를 제안하고 $d=2^{n-1}(3{\cdot}2^m-1)$일 때 상호상관관계 함숫값을 구한다. 여기서 n=2m이고 gcd(r, $2^m-1$)=1이다. 또한 특별한 r에 대하여 이진수열군 $S^r$의 선형스팬을 분석한다. 제안된 수열은 Gold 계열 수열의 확장이기도 하고 GMW수열의 확장이기도 하다.

• 한국정보통신학회논문지
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• 제17권12호
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• pp.2875-2882
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• 2013

여러 가지 디지털통신 시스템에서 많이 사용되고 있는 의사 난수열을 설계하는데 있어 가장 중요한 문제는 생성된 수열들 사이의 상호상관관계가 낮은 수열을 생성하는 것이다. 또한 설계된 이진수열의 상호상관관계의 빈도분석은 많은 연구자에 의해 연구되어왔다. 본 논문에서는 n=2m, $d=2^{n-1}(3{\cdot}2^m-1)$일 때 5-값 상호상관관계를 갖는 비선형 이진수열군 $S^r=\{Tr^m_1\{[Tr^n_m(a{\alpha}^t+{\alpha}^{dt}]^r\}{\mid}a{\in}GF(2^m),0{\leq}t &lt; 2^n-1\}$에 대한 상호상관관계에 대한 빈도 분석과 여러 가지 상호상관관계 성질을 분석한다. 여기서 $gcd(r,2^m-1)=1$이다.

• 정보처리학회논문지A
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• 제11A권2호
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• pp.109-114
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• 2004

본 논문에서는 유한 필드 GF$(2^m)$상에서 모듈러 나눗셈 A($\chi$)/B($\chi$) mod G($\chi$)을 수행하는 고속의 병렬 시스톨릭 나눗셈기를 제안한다. 제안된 나눗셈기는 이진 최대공약수(GCD) 알고리즘에 기반하며, FPGA 칩을 이용하여 구현 및 검증한다. 본 연구에서 제안된 나눗셈기는 연속적인 입력 데이터에 대해 초기 5m-2 클럭 사이클 지연후, 1 클럭 사이클 비율로 나눗셈 결과를 출력한다. 본 논문에서 제안된 나눗셈기를 기존의 병렬형 시스톨릭 나눗셈기들과 비교했을 때, 훨씬 적은 하드웨어의 사용으로 계산지연 시간을 상당히 감소 시켰다. 또한 제안된 나눗셈기는 기약다항식의 선택에 어떠한 제약도 두지 않을 뿐 아니라 매우 규칙적이고 묘듈화 하기 쉽기 때문에 필드 크기 m에 대하여 높은 확장성 및 유연성을 제공한다. 따라서 제안된 구조는 VLSI 구현에 매우 적합하다.

• 대한전자공학회논문지SD
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• 제42권9호
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• pp.51-60
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• 2005

효율적인 암호 시스템의 설계는 환경에 적합한 유한체 연산이 뒷받침되어야 한다 특히 유한체에서의 역원 연산은 다른 연산에 비해 가장 많은 수행시간을 소비하므로, 개선에 대한 연구가 활발히 진행되고 있다. 본 논문에서는 다항식 기저를 기반으로 Extended binary god algorithm (EBGA)를 이용한 유한체 $GF(2^m)$에서의 고속 역원 알고리즘을 제안한다. 제안된 역원 알고리즘은 EBGA보다 $18.8\%$, Montgomery inverse algorithm (MIA)보다 $45.9\%$ 적은 수행횟수를 가진다. 또한 기존에 제안된 시스톨릭 어레이 구조 (Systolic array structure)는 유한체 차수 m이 증가하는 경우 많은 하드웨어 리소스가 요구된다. 따라서 스마트 카드나 모바일 폰 등과 같은 경량화와 저전력이 요구되는 환경에는 적용하기 힘들다. 본 논문에서는 경량화된 암호 시스템 환경을 바탕으로 공간복잡도가 적으면서 동기화된 연산을 수행하는 새로운 하드웨어 구조를 제시한다. 본 논문에서 제안된 하드웨어 구조는 유한체 $GF(2^m)$에서의 역원을 계산하기 위해 기존의 알고리즘보다 적은 덧셈 연산과 모듈러 감산 연산을 포함하고 있으며, 유한체 $GF(2^m)$와 GF(p)에 적용이 가능한 통합된 역원기이다.

• 한국통신학회논문지
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• 제28권7A호
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• pp.547-556
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• 2003

본 논문에서는 저 면적 타원곡선 암호프로세서를 위한 GF(2$^{m}$ )상의 새로운 산술 연산기를 제안한다. 제안된 연산기는 바이너리 확장 최대공약수 알고리즘과 MSB(Most Significant Bit) 우선 곱셈 알고리즘으로부터 하드웨어 공유를 통하여 LFSR(Linear Feed Back Shft Register)구조로 설계되었으며, 나눗셈 및 곱셈 모두를 수행 할 수 있다. 즉 나눗셈 모드에서 2m-1 클락 사이클 지연 후 나눗셈의 결과를 출력하며, 곱셈 모드에서 m 클락 사이클 지연 후 곱셈 결과를 각각 출력한다. 본 논문에서 제안된 연산기를 기존의 나눗셈기들과 비교 분석한 결과 적은 트랜지스터의 사용으로 계산 지연시간을 감소 시켰다. 또한 제안된 연산기는 기약다항식의 선택에 어떠한 제약도 두지 않을 뿐 아니라 매우 규칙적이고 묘듈화 하기 쉽기 때문에 필드 크기 m 에 대하여 높은 확장성 및 유연성을 제공한다 따라서, 본 연구에서 제안된 산술 연산기는 타원곡선 암호프로세서의 나눗셈 및 곱셈 연산기로 사용될 수 있다. 특히 스마트 카드나 무선통신기기와 같은 저 면적을 요구하는 응용들에 매우 적합하다.

• 한국정보과학회논문지:시스템및이론
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• 제31권8호
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• pp.453-464
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• 2004

In order to solve the well-known drawback of reduced flexibility that is associate with ASIC implementations, this paper proposes a novel arithmetic unit over GF(2$^{m}$ ) for field programmable gate arrays (FPGAs) implementations of elliptic curve cryptographic processor. The proposed arithmetic unit is based on the binary extended GCD algorithm and the MSB-first multiplication scheme, and designed as systolic architecture to remove global signals broadcasting. The proposed architecture can perform both division and multiplication in GF(2$^{m}$ ). In other word, when input data come in continuously, it produces division results at a rate of one per m clock cycles after an initial delay of 5m-2 in division mode and multiplication results at a rate of one per m clock cycles after an initial delay of 3m in multiplication mode respectively. Analysis shows that while previously proposed dividers have area complexity of Ο(m$^2$) or Ο(mㆍ(log$_2$$^{m}$ )), the Proposed architecture has area complexity of Ο(m), In addition, the proposed architecture has significantly less computational delay time compared with the divider which has area complexity of Ο(mㆍ(log$_2$$^{m}$ )). FPGA implementation results of the proposed arithmetic unit, in which Altera's EP2A70F1508C-7 was used as the target device, show that it ran at maximum 121MHz and utilized 52% of the chip area in GF(2$^{571}$ ). Therefore, when elliptic curve cryptographic processor is implemented on FPGAs, the proposed arithmetic unit is well suited for both division and multiplication circuit.

• 한국통신학회논문지
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• 제27권12C호
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• pp.1288-1298
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• 2002

타원곡선 암호시스템을 GF(2$^{m}$ )상에서 고속으로 구현하기 위해서는 빠른 나눗셈기가 필요하다. 빠른 나눗셈 연산을 위해선 비트-패러럴 구조가 적합하나 타원곡선 암호시스템이 충분한 안전도를 가지기 위해서는 m의 크기가 최소한 163보다 커야 한다. 즉 비트-패러럴 구조는 0(m$^2$)의 면적 복잡도를 가지기 때문에 이러한 응용에는 적합하지 않다. 따라서, 본 논문에서는 CF(2$^{m}$ )상에서 표준기저 표기법을 사용하여 모듈러 나눗셈 A(x)/B(x) mod G(x)를 고속으로 수행하는 새로운 비트-시리얼 시스톨릭 나눗셈기를 제안한다. 효율적인 나눗셈기 구조를 얻기 위해, 새로운 바이너리 최대공약수(GCD) 알고리즘을 유도하고, 이로부터 자료의존 그래프를 얻은 후, 비트-시리얼 시스톨릭 나눗셈기를 설계한다. 본 논문에서 제안한 나눗셈기는 0(m)의 시간 및 면적 복잡도를 가지며, 연속된 입력 데이터에 대하여, 초기 5m-2 사이클의 지연 후, m 사이클 마다 나눗셈의 결과를 출력한다. 제안된 나눗셈기를 동일한 입출력 구조를 가지는 기존의 연구 결과들과 비교 분석한 결과 칩 면적 및 계산 지연시간 모두에 있어 상당한 개선을 보인다. 따라서 제안된 나눗셈기는 적은 하드웨어를 사용하면서 고속으로 나눗셈 연산을 수행할 수 있기 때문에 타원곡선 암호화시스템의 나눗셈 연산기로 매우 적합하다. 또한 제안한 구조는 기약 다항식(irreducible polynomial) 선택에 있어 어떤 제약도 두지 않고, 단 방향의 신호흐름을 가지면서, 매우 규칙적이기 때문에 필드 크기 m에 대해 높은 유연성 및 확장성을 제공한다.였다. an extraction system, a new optical nonlinear joint transform correlator(NJTC) is introduced to extract the hidden data from a stego image in real-time, in which optical correlation between the stego image and each of the stego keys is performed and from these correlation outputs the hidden data can be asily exacted in real-time. Especially, it is found that the SNRs of the correlation outputs in the proposed optical NJTC-based extraction system has been improved to 7㏈ on average by comparison with those of the conventional JTC system under the condition of having a nonlinear parameter less than k=0.4. This good experimental results might suggest a possibility of implementation of an opto-digital multiple information hiding and real-time extracting system. 촉각에 있는 지각신경세포가 뇌의 촉각엽으로 뻗어 들어가 위의 5가지 신경연접중 어느 형을 형성하는지를 관찰하기 위하여 좌측 촉각의