• ETRI Journal
• /
• 제30권3호
• /
• pp.403-411
• /
• 2008

This paper introduces an interconnect delay fault test (IDFT) controller on boards and system-on-chips (SoCs) with IEEE 1149.1 and IEEE 1500 wrappers. By capturing the transition signals launched during one system clock, interconnect delay faults operated by different system clocks can be simultaneously tested with our technique. The proposed IDFT technique does not require any modification on boundary scan cells. Instead, a small number of logic gates needs to be plugged around the test access port controller. The IDFT controller is compatible with the IEEE 1149.1 and IEEE 1500 standards. The superiority of our approach is verified by implementation of the controller with benchmark SoCs with IEEE 1500 wrapped cores.

• 제어로봇시스템학회:학술대회논문집
• /
• 제어로봇시스템학회 2001년도 ICCAS
• /
• pp.171.1-171
• /
• 2001

This paper describes the design and implementation of a new type of a force reflective joystick. It has single degree of freedom that is actuated by motor and brake pair. The use of motor and brake allows various objects to be simulated without the stability problem and related safety issues involved with high torque motors only. The joystick performance is measured by its ability to simulate various test objects. Simple test objects are modeled as a benchmark test of the system´s performance and to evaluate different control approaches for hybrid motor/brake actuator. The force output joystick is capable of simulating forces in a variety of virtual environments. This device demonstrates the effectiveness of a hybrid motor/brake haptic actuator.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2000년도 ITC-CSCC -1
• /
• pp.383-386
• /
• 2000

There are some variations in quiescent supply current or TTL SSIs. Thus, some variations in quiescent supply current of logic circuits made of TTL SSIs will be generated. The variations make it difficult to apply supply current test methods to tests of TTL circuits. In this paper, in order to examine the applicability to R circuits, fault coverages of a supply current test method for open faults in some ISCAS-85 benchmark circuits are evaluated, Which are made of TTL LS-type SSIs. The experimental results shows that if SSIs are used for implementation having the variation of quiescent supply current within 1%, supply current test methods are applicable for the tests.

• Smart Structures and Systems
• /
• 제15권1호
• /
• pp.209-225
• /
• 2015

Compared to ambient vibration testing, impact testing has the merit to extract not only structural modal parameters but also structural flexibility. Therefore, structural deflections under any static load can be predicted from the identified results of the impact test data. In this article, a signal processing procedure for structural flexibility identification is first presented. Especially, practical issues in applying the proposed procedure for structural flexibility identification are investigated, which include sensitivity analyses of three pre-defined parameters required in the data pre-processing stage to investigate how they affect the accuracy of the identified structural flexibility. Finally, multiple-reference impact test data of a three-span reinforced concrete T-beam bridge are simulated by the FE analysis, and they are used as a benchmark structure to investigate the practical issues in the proposed signal processing procedure for structural flexibility identification.

• 전자공학회논문지C
• /
• 제34C권9호
• /
• pp.53-60
• /
• 1997

In this paper, an efficient BILBO(named EBILBO) is proposed for batch testing application when a BIST (built-in self test) circuit is implemented on ASIC. In a large and complex circuit, the proposed algorithm of batch testing has one pin-count that can easily control 4 test modes in the normal speed of circuit operation. For the implementation of the BIST cifcuit, the test patern needed is generated by PRTPG(pseudo-random test pattern generator) and the ouput is observed by proposed algorithm is easily modified, such as the modelling of test pattern genration, signature EBILBO area and performance of the implemented BIST are evaluated using ISCAS89 benchmark circuits. As a resutl, in a circuit above 600 gates, it is confirmed that test patterns are genrated flexibly about 500K as EBILBO area is 59%, and the range of fault coverage is from 88.3% to 100%. And the optimized operation frequency of EBILBO designed and the area are 50MHz and 150K respectively. On the BIST circit of the proposed batch testing, the test mode of EBILBO is able to execute as realtime that has te number of s$\^$+/n$\^$+/(2s/2p-1) clocks simultaneously with the normal mode of circuit operation. Also the proposed algorithm is made of the library with VHDL coding thus, it will be widely applied to DFT (design for testability) that satisfies the design and test field.

• 대한전자공학회논문지SD
• /
• 제42권9호
• /
• pp.41-50
• /
• 2005

회로가 커짐에 따라 테스트 데이터양이 증가하고, 테스트 적용시간이 길어지고 있다. 따라서 테스트 데이터양과 테스트 적용시간을 줄이기 위해서, 테스트 데이터의 압축/복원을 위한 새로운 방법을 제안하고자 한다. 제안하는 방법은 시드 벡터를 생성할 때, 압축률을 높이기 위해 무상관비트를 사용하는 XOR 트리에 기반을 두고 있다. 시드 벡터가 생성이 되면, 2비트 길이를 가진 코드를 사용하여 시드를 병합한다. 이렇게 병합된 시드는 1 클럭 시간동안에 재사용될 수가 있어, 테스트 데이터 적용시간을 크게 감소시킬 수 있다 제안하는 방법의 효율성은 ISCAS '89 벤치 회로에 대한 실험 결과로 알 수 있다.

• 한국산학기술학회논문지
• /
• 제8권3호
• /
• pp.437-443
• /
• 2007

본 논문에서는 임베디드 프로세서 및 네트워크 구조를 기반으로 구성된 NoC(Network-On-Chip)의 저전력 테스트 구조를 제안한다. 임베디드 프로세서와 여러개의 코어로 구성된 네트워크 구조에 벤치마크 회로를 직접 연결하여 테스트 전력소모를 평가하였으며, 각 코어의 테스트 패턴을 저전력 소모가 되도록 매핑하여 테스트 전력소모를 감소시켰다. 또한 임베디드 프로세스 코어를 ATE(Automatic Test Equipment)로 사용하여 테스트 시간을 줄일수 있었다. ISCAS89 벤치마크 회로에 대해서 테스트 시간은 매우 효과적으로 감소되었으며 평균 전력소모는 약 8%가 감소되었다.

• 한국정보처리학회논문지
• /
• 제4권2호
• /
• pp.606-615
• /
• 1997

본 논문은 효과적인 검사 패턴 발생 방법을 제안한다. 기존의 검사 패턴 발생 방법 들은 고장 $F_{i+l}$에 대한 검사 패턴 발생을 고장 F1,F2....,Fi들에 대한 검사 패턴 발생시 행한 계산과는 독립적으로 행하게 된다. 제안된 방법에서는 고장 Fi에 대한 검사벡터를 전수받아 고장$F_{i+l}$에 대한 검사벡터를 발생한다. 전수받은 값을 점차로 바꾸어 나가 면서 새로운 검사벡터가 발생된다. 전수받은 값은 부분적으로 고장 신호를 활성화하고 이 고장 신호를 전파시키기도 한다. 보통 이들은 다음 탈식과정에서 결정단계의 수와 회귀 의 수를 감소 시킨다. 잘로서 알려진 벤치마크 회로에 대한 실험 결과는 낮은 회귀한계 에서 매우 효과적임을 보여주고, 다른 알고리즘과 병합시키면 임의의 회귀한계에서도 매우 효과적임음을 보여 준다.

• 방사성폐기물학회지
• /
• 제4권3호
• /
• pp.227-234
• /
• 2006

저방사성폐수지, 제올라이트, 가연성잡고체 혼합폐기물을 유리화하기 위해서 AG8W1 후보 유리와 가연성잡고체 단독으로 유리화하기 위하여 DG-2 후보유리가 개발되었다. 두 후보유리의 화학적 내구성을 평가하기 위하여 PCT와 VHT 침출시험이 수행되었다. 7일 PCT 침출시험 수행결과 AG8W1과 DG-2의 주요 원소별 침출률은 기준유리(benchmark glass SRL-EA) 보다 낮게 나타남을 알 수 있었고 미국 Hanford 유리고화체 규제치 $2g/m^2$ 보다 낮은 결과를 나타냄을 알 수 있었다. 또한, 120일 동안의 시험에서도 주요 원소인 B, Na, Si, Li가 SRL-EA 보다 낮게 나타남을 볼 수 있었다. VHT 침출시험 수행결과 AG8W1, DG-2의 침출률(leach rate)은 각각 $2g/m^2/day$, $10g/m^2/day$ 로써 미국 Hanford 규제치 $ 50g/m^2/day$ 보다 낮은 결과를 나타냈다. 결과적으로 유리화 시설 상용운전 시 사용예정인 이들 후보유리들의 침출은 안정화되어 있었으며 화학적 내구성이 우수함을 알 수 있었다.

• 한국지리정보학회지
• /
• 제8권3호
• /
• pp.84-95
• /
• 2005

본 논문은 가시권역의 최대화를 만족하는 가시권 분석에 있어 지형요소가 어떻게 이용될 수 있으며 이러한 최적 다중 가시점 탐색 문제에 있어 지형요소의 이용이 얼마나 효과적인지를 살펴보는 연구이다. 이를 위하여 다양한 지형상태를 반영하는 지역의 DEM 자료와 각 DEM자료에 대한 지형요소 (peak, pass, pit)의 특정을 반영한 여섯 종류의 탐색방법을 제시하고 전통적인 공간 휴리스틱 (spatial heuristic)과의 비교 분석 (계산 시간과 총 가시권역 크기)을 통해서 지형요소를 이용한 방법의 효율성과 적용 가능성을 살펴보았다. 연구결과로써, 가시구역의 중복을 최소화하기 위해 제시된 버퍼링을 이용한 방법의 경우, 비록 공간 휴리스틱 방법에 비해 적은 가시구역 면적을 제시하였지만, 컴퓨팅 시간적인 측면에서 많은 이점을 제공하고 있음을 볼 수 있다. 또한 연구지역의 DEM상의 각각의 개별 그리드 셀을 대상으로 전체 DEM에 대해 계산된 가시구역을 이용한 방법의 경우, 비록 부가적인 계산 시간이 소요됨에도 불구하고 단순한 지형요소를 이용한 방법보다 향상된 분석 결과를 제시하였음을 알 수 있다.