• 대한전기학회:학술대회논문집
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• 대한전기학회 1988년도 전기.전자공학 학술대회 논문집
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• pp.571-573
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• 1988

A new ripple analog-to-digital converter(ADC) has been developed. It consists of two parallel ADCs and a switching network. The circuit operates on the input signal in two serial steps. First a coarse conversion is made to determine the most significant bits by the first parallel ADC. The results control a switching network to connect the series resistor segment, the analog signal is contained within, to the second parallel ADC. At second step, a fine conversion is made to determine the least signification bits by the second parallel ADC. The circuit requires 2(2$\frac{N}{2}$) comparators, 2(2$\frac{N}{2}$) resistors, and 2(2$\frac{N}{2}$) switches for N-bit resolution.

• 한국전자파학회논문지
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• 제15권6호
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• pp.567-572
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• 2004

본 논문은 무선통신 시스템에서 사용되는 자동이득조절(AGC) 알고리즘에 관한 것이다. AGC 설계는 적합한 analog-to-digital converter(ADC)의 선정과 analog-to-digital 변환 과정에서 발생되는 양자화 잡음을 최소로 하기 위해 ADC로 입력되는 신호 전력을 일정하게 유지시키는 것을 포함한다. 본 논문은 요구되는 ADC의 정밀도를 결정하는 과정을 설명하고 AGC 설계 parameter들을 결정하는 방법을 제시한다. 또한 모의실험을 통해 제시한 알고리즘의 타당성을 검증한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 추계종합학술대회
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• pp.1023-1026
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• 2005

본 논문에서는 SDR(Software Defined Radio) 시스템을 위한 Digital IF(Intermediate Frequency) Up/Down 변환기를 설계하고 성능을 평가하였다. 설계한 시스템은 AD 변환부, DA 변환부 및 Up-Down conversion 기능을 수행하는 FPGA로 구성된다. AD 변환부는 Analog Device 사의 AD6645를 사용하였으며, DA 변환부는 Analog Device 사의 AD9775를 사용하였다. Up-Down conversion 기능을 수행하는 FPGA부는 샘플된 IF 입력을 혼합기와 NCO에 의해 기저대역(DC)으로 다운 시키는 역할을 하며, 14bit의 기저대역(DC) 신호를 혼합기와 NCO에 의해 IF 출력으로 올려주는 역할을 한다. 이러한 설계는 기존의 아날로그 헤테로다인 방식에 비하여 높은 유연성 및 우수한 성능 향상을 보여준다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권3호
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• pp.387-400
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• 2017

A new junction-splitting based SAR ADC with a redundant searching capacitor array structure in $0.13{\mu}m$ CMOS process to alleviate capacitor mismatch effects, is presented. The normalized average power has a factor of 0.35 to the conventional SAR ADC at 10-bit conversion accuracy. Statistical experiments show the number of missing codes resulting from the mismatch reduces by 95% for 3% unit-capacitor mismatch ratio, while keeping the conversion energy to that of the conventional JS capacitor array.

• 한국통신학회논문지
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• 제24권8A호
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• pp.1259-1264
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• 1999

본 논문에서는 파이프라인드 방식의 빠른 변환 속도와 축차 비교 방식의 저전력 구조를 이용하여 고속, 저전력 아날로그 디지털 변환기를 제안하였다. 제안된 구조의 변환 방법은 축차 비교 방식의 변환에서 비교기를 파이프라인드 구조로 연결하여 홀드된 주기에 비교기의 기준 전위를 전 비교기의 출력값에 의해 변환하도록 하여 고속 동작이 가능하도록 하였다. 제안된 구조에 의해 비디오 신호처리가 가능한 10MS/s 아날로그 디지털 변환기를 0.8$\mu\textrm{m}$ CMOS공정으로 HSPICE로써 시뮬레이션하였다. 6비트 아날로그 디지털 변환기는 100kHz 사인 입력 신호를 10MS/s로 샘플링 하여 DFT측정한 결과 37dB의 SNR을 얻을 수 있었으며, 전력 소모는 1.46mW로 측정되었다. 8비트 아날로그 디지털 변환기는 INL/DNL은 각각 $\pm$0.5/$\pm$1이었으며, 100kHz 사인 입력 신호를 10MS/s로 샘플링 하여 DFT 측정하였을 때 SNR은 41dB를 얻을 수 있었고, 전력 소모는 4.14mW로 측정되었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.522-523
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• 2017

전류컨베이어 회로와 시간-디지털 변화기를 이용하여 아날로그-디지털 변환기를 설계하였다. 전류컨베이어 회로를 이용하여 아날로그 전압의 크기를 샘플링한 다음, 전류원을 이용하여 샘플링 전압을 방전하면서 아날로그 전압을 시간정보로 변환하였다. 시간정보는 카운터 타입의 시간-디지털 변환기를 이용하여 디지털 값으로 변환되는데 이때 변환 에러를 감소시키기 위해 시간정보 펄스와 동기화된 클록을 생성하여 사용하였다.

• 한국통신학회논문지
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• 제28권6A호
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• pp.425-432
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• 2003

본 논문에서는 직접변환방식을 이용한 CDMA 기지국용 멀티캐리어 디지털 송신기를 설계하고 시뮬레이션을 통해 그 성능을 검증해 보았다. 먼저, 멀티캐리어 송신기를 설계하기 위해 필요한 새로운 기술들을 검토해보고, 이 새로운 기술을 적용하여 멀티캐리어 송신기를 설계하고 시뮬레이션 하였다. 설계와 시뮬레이션은 Agilent Technologies사의 RF 시뮬레이션 S/W인 ADS (Advanced Design System)을 사용하였으며, 디지털 블록과 아날로그 블록으로 나누어 설계한 후 두 블록을 co-simulation하여 결과를 분석하였다. 결과에 의하면, 직접변환방식을 이용하여 멀티캐리어 디지털 송신기를 구현한 경우 최종 아날로그출력이 시스템의 요구조건 (IS-97 & 3G TS 25.104) 인 스펙트럼 마스크 특성을 만족하였다. 이것은 제안한 멀티캐리어 디지털 송신기의 성능이 CDMA 기지국에 적용될 수 있다는 것을 의미한다. 따라서, 본 논문에서 제안한 직접변환방식을 이용한 멀티캐리어 디지털 송신기는 향후 CDMA 기지국에 적용되어 구현될 때, 가격적으로나 기술적으로 한 단계 발전된 시스템을 구현할 수 있다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 1997년도 전력전자학술대회 논문집
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• pp.14-20
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• 1997

Due to several advantages of Pulse Width Modulated(PWM) Converter, such as unity power factor with low-harmonics and energy regeneration, PWM converter has been widely used in industrial application. In every application of energy conversion equipment, the design and implementation must be carried out considering performance and cost. High quality with low cost is the best choice for energy conversion equipment. High dc link voltage can reduce inverter and motor side losses and system dimension compare to low dc link voltage. Analog controller can make PWM converter cheaper without considerable degradation of the performance than digital controller. This paper shows the simplified analog controller-for 600V dc link voltage using stationary reference frame control and the simulation results.

• 한국정보통신학회논문지
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• 제14권9호
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• pp.2164-2170
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• 2010

Digital radio frequency memory (이하 DRFM)은 입력되는 RF신호를 저장 후 필요한 시점에 입력된 RF신호로 복원하여 출력하는 기능을 가진 장치로써 Jammer, EW시뮬레이터, Target Echo Generator[1] 등 사용되는 분야가 광범위하다. 본 논문에서는 고주파 입/출력모듈, 국부 발진모듈로 구성된 고주파부와 디지털 처리부로 이루어진 DRFM의 하드웨어적 구현 방안을 제안한다. 그리고 펄스형태의 RF신호를 양자화하는 ADC(A/D conversion), 이 데이터를 저장하고 재생신호를 생산하는 FPGA와 RF 신호를 생산하는 DAC(D/A conversion)로 구성되는 디지털 처리부에서 복제된 신호 생성방안을 제안한다. 이렇게 제안된 방안을 적용하여 제작한 후 모의 신호를 입력하여 얻은 시험결과를 통하여 이 제안방안의 타당성을 확인한다.

• 전기전자학회논문지
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• 제9권1호
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• pp.65-71
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• 2005

실세계에서 발생하는 물리적인 신호는 센서를 통하여 전기적 신호로 바뀌어 전자회로에 입력된다. 입력된 전기적 신호는 아날로그 형태인데 디지털 신호처리를 위해서 아날로그-디지털 변환기 (ADC Analog-Digital Converter)를 사용하여 디지털 신호로 변환시켜야 한다. 실리콘 마이크로 센서와 결합되어 사용되는 신호처리 회로 및 ADC는 단일칩에 구현되기 용이하도록 저전력 및 소면적으로 설계되어야 한다. 본 논문에서는 실리콘 마이크로센서와 단일칩에 구현하기 적합하도록 실리콘 사용 면적을 대폭 줄인 전하재분배 방식의 ADC를 설계하였다. 설계된 방식은 4 비트 변환을 두 차례 수행하여 8 비트 변환을 하는 방식으로 기존 방식에 비해 커패시터 어레이의 면적을 1/16로 줄였다. 연적을 줄인 대신 변환에 사용된 클럭의 수는 2배 정도 증가되었으나 압력센서의 신호는 고속 변환이 요구되지 않으므로 압력센서에 적합하다고 할 수 있다.