• 한국통신학회논문지
• /
• 제16권1호
• /
• pp.46-56
• /
• 1991

본 논문에서는 16위도 X 8비트 Content Addressable and Reentrant Memory(CARM)를 설계하였다. CARM은 읽기, 저장, 매칭, 리엔트린트(Reentrant)의 4가지 동작 모드를 수행한다. CARM의 읽기와 저장 동작은 기존의 스태틱 RAM과 같다.CARM은 집 장에서 레영역 회수(Garbate collection)를 조건적으로 수행할 수 있는 리엔트런트 동작을 가지고 있다. 이러한 기능은 다이내믹 데이타 플로우 컴퓨터의 고속 매칭 유닛에 사용될 수 있다. CARM은 또한 매칭어드레스를 그들의 우선권에 따라 순차적으로 인코딩을 할 수 있는 기능을 가지고 있다. 이러한 CARM은 전체적으로 메모리 셀, 순차적 어드레스 인코더(Sequential Address Encoer, S.A.E), 리엔트런트 동작, 읽기/저장 제어, 데이타/마스크 레지스터, 감지 증폭기, 인코더, 디코더 등의 8개의 블럭으로 구성된다.CARM은 데이타 플로우 컴퓨터, 패턴 인식,테이블 룩업(Table look-up), 영상처리 등에 응용될 수 있을 것이다. 설계된 회로에 대해 각 동작별로 Apollo 워크스테이션의 QUICKSIM을 이용하여 논리 시물레이션을 하였고, 각 블럭별 회로의 SPICE 시뮬레이션을 하였다. 시뮬레이션결과 액세스 타임은 26ns였고, 매치 동작을 수행하는 데에는 4lns의 자연시간이 소요됐다. 결체 레이아웃은 3{\;}\mu\textrm{m} n well CMOS 공정에 따른 설계 규칙을 이용하여 수행하였다.

• 한국전자통신학회논문지
• /
• 제8권1호
• /
• pp.105-111
• /
• 2013

선형적인 읽기와 쓰기 특성을 가지고 있는 승자전취메커니즘 방식의 아날로그 메모리를 구현하였다. 메모리의 읽기 동작은 연상메모리의 최적 함수 선택을 위하여 절대값 회로와 승자전취메커니즘 회로가 이용된다. 본 연구에서는 병렬의 고속 쓰기와 읽기 동작뿐만 아니라 고집적을 가능하게 하는 시스템 구성이 실현된다. 복수의 메모리 셀의 구현이 더 높은 집적도와 고속의 쓰기 읽기를 위하여 구현된다. 실시간 인식을 위하여 본 연구에서 사용된 함수는 이상적이며 메커니즘의 시뮬레이션을 위하여 MOSIS의 $1.2{\mu}$ 더블폴리 CMOS 공정 파라미터를 사용하였다.

• 한국산업정보학회논문지
• /
• 제18권5호
• /
• pp.19-23
• /
• 2013

본 논문에서는 고속 데이터 처리용 TCAM(Ternary Content Addressable Memory) 설계를 위하여 6T SRAM cell의 안정성 분석 방법에 대해 기술하였다. TCAM은 고속 데이터 처리를 목적으로 하기 때문에 동작 주파수가 높아질수록 필요 시 되는 CMOS 공정의 단위가 작아지게 된다. 공급 전압의 감소는 TCAM 동작에 불안정한 영향을 줄 수 있으므로 SRAM cell 안정성 분석을 통한 TCAM 설계가 필수적이다. 우리는 6T SRAM의 정적 노이즈 마진(SNM)을 측정하여 분석하였고, TCAM의 모든 시뮬레이션은 $0.18{\mu}m$ CMOS 공정을 사용하여 확인하였다.

• 한국음향학회지
• /
• 제15권6호
• /
• pp.16-25
• /
• 1996

본 논문에서는 한글의 유형 분류를 CAM(Content Addressable Memory)을 이용하여 칩으로 설계하였다. 문자 인식의 전 과정을 종전의 소프트웨어에 의해서 손차적으로 처리할 경우, 실시간 처리가 가능한 고속 문자 인식기의 구현에는 어려움이 있다. 따라서, 이들 실시간으로 처리하기 위해서는 파이프라인식 하드웨어로 구현하여 시간적인 병렬성을 갖도록 하는 것이 필요하다. 하드웨어로 용이하게 구현하기 위해서 고속 병렬 매치 기능을 가진 CAM을 이용하였으며, 20개의 참조패턴만으로 유형을 분류하였다. 설계한 회로는 DAZIX의 DLAB을 사용하여 결과를 평가하였으며, 그 결과 자당 $1.6{\mu}S$의 처리속도를 보였다. 또한, C-언어로 구현하여 그 결과를 비교하였다.

• 한국통신학회논문지
• /
• 제19권6호
• /
• pp.1038-1045
• /
• 1994

본 논문에서는 CAM에서 발생하는 모든 PSF(Pattern Sensitive Fault)를 검사하기 위한 알고리즘과 테스트회로를 설계하였다. 즉, 짧은 시간에 최소의 부가회로를 이용하여 외부의 장비에 의존하지 않고 테스트하는 내장 테스트회로를 설계하였다. 부가적으로 첨가된 회로로는 병렬비교기와 오류검출기가 있고, 병렬테스팅을 위해서 수정된 디코더를 사용하였다. 또한, 효과적인 테스트패턴을 구하기 위해 Eulerian path의 구성방법에 대해서도 연구를 수행하였다. 결과적으로, 본 논문에서 사용한 알고리즘을 사용하면 워드수에 관계없이 324+2b(b:비트수) 만큼의 동작으로 CAM의 모든 내용을 테스트할 수 있다. 전체 회로중에서 테스트회로가 차지하는 면적은 약 7.5%정도가 된다.

• 전기전자학회논문지
• /
• 제5권1호
• /
• pp.24-34
• /
• 2001

IP주소룩업(address lookup)은 라우터의 인터넷 패킷 처리에서 가장 많은 시간이 걸리는 부분으로써 인터넷 통신의 성능을 좌우한다. 기존 IP주소룩업에서는 룩업데이블의 느린 갱신속도로 인해 룩업정지(lookup blocking) 또는 시효가 지난 경로(obsolete route)에 의한 부정확한 라우팅이 발생할 수 있다. 따라서 고속의 라우팅에서는 룩업처리율이 높으면서도 갱신시간이 짧은 룩업방법이 절실히 필요하게 되었다. 특히 기존 CAM(content addressable memory, 내용 주소화 메모리)을 이용한 IP주소룩업에서는 룩업처리율이 높으면서 동시에 복잡도도 높지 않은 방식은 룩업테이블의 갱신시간이 O(n)으로 오래 걸렸다. 본 논문에서는 룩업테이블의 갱신시간이 O(1)으로 짧으면서도, 룩업처리율이 높고, 복잡도도 높지 않은 파이프라인 CAM 구조(PICAM)를 이용한 새로운 IP주소룩업 방법을 제안한다.

• 한국정보통신학회논문지
• /
• 제2권1호
• /
• pp.117-124
• /
• 1998

본 논문은 입력 버퍼링 구조를 갖는 패킷 스위치에서 윈도우 방식을 이용하는 스위치 성능 개선 구조가 윈도우의 크기를 충분히 크게 하여 성능을 개선할 수 있으나 버스트성 트래픽에 대해서는 충분한 윈도우의 효과를 얻을 수 없는 단점을 개선하기 위하여 버스티 단위로 윈도우를 적용하는 BHA-FIFO 입력 버퍼 구조를 제안한다. 제안된 BHA-FIFO의 성능 분석 연구를 통하여 일반적인 FIFO를 사용하는 윈도우 방식의 스위치 성능은 버스트 길이가 커질 수록 감소하여 최대 처리율이 0.5에 수렴하지만 버스트 단위로 윈도우를 갖는 BHA-FIFO 구성에서는 같은 윈도우 크기에 대하여 제안된 BHA-FIFO 스위치의 성능이 우수하게 개선되었다.

• 한국통신학회논문지
• /
• 제12권1호
• /
• pp.50-59
• /
• 1987

많은 production rule(혹은 간단히 production)로부터 현 상태에 만족되는 rule을 빨리 찾아내기 위하여 현재까지는 RAM(Ramdom Access Memory)에 탕을 둔 필터(filter)사용등의 여러 방법에 제시되었으나, 본 연구에서는 보다 효율적인 CAM(Content Addressable Memory)의 이용을 제시하고, 이를 위해 CAM의 각 bit에 따라, 용도에 다른 구분 및 데이터 구조를 설계하고, 이를 컴퓨터 시뮬레이션을 통해 기존 RAM을 사용했을 경우와 비교하였다.

• 조명전기설비학회논문지
• /
• 제26권6호
• /
• pp.73-80
• /
• 2012

Generally, the phase control dimmer has been widely used due to simple interface and easy handling. However, the electrical characteristics are not good for the method in which the phase control dimmer cuts the input voltage. This paper has researched about DALI(Digital Addressable Lighting Interface) controller, that is the digital lighting control method, and implemented DALI protocol satisfied with the IEC-62386 standard. In addition, the existing phase control dimmer was used as the controller of DALI and not only individual control but also group control was possible. And the performance was proved to be good by applying our theory to 30[W] LED lighting control system.

• International Journal of Contents
• /
• 제5권2호
• /
• pp.53-58
• /
• 2009

This paper presents a novel approach in the design of a CAM for an asynchronous cache. The architecture of cache mainly consists of four units: control logics, content addressable memory, completion signal logic units and instruction memory. The pseudo-DCVSL is useful to make a completion signal which is a reference for handshake control. The proposed CAM is a very simple extension of the basic circuitry that makes a completion signal based on DI model. The cache has 2.75KB CAM for 8KB instruction memory. We designed and simulated the proposed asynchronous cache including CAM. The results show that the cache hit ratio is up to 95% based on pseudo-LRU replacement policy.