• 한국통신학회논문지
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• 제22권1호
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• pp.162-172
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• 1997

In this paper, we investigated the performance of a binary feedback switch algorithm for the ABR(Available Bit Rate) service in ATM networks. A binary feedback switch is also called EFCI(Explicit Forward Congestion Indication) switch and can be classificed into input cell processing(IP) scheme according to processing methods for the EFCI bit in data-cell header. We proposed two implementation methods for the binary feedback switch according to EFCI-bit processing schemes, and analyzed the ACR(Allowed Cell Rate) of source and the queue length of switch for each scheme in steady state. In addition, we derived the upper and lower bounds for maximum and minimum queue lengths, respectively, and investigated the impact of ABR parameters on the queue length.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.205-208
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• 2002

An existing ATM switch fabric uses VPI(Virtual Path Identifier) and VCI(Virtual Channel Identifier) information to route ATM cell. But AAL type 2 switch which efficiently processes delay-sensitive, low bit-rate data such as a voice routes the ATM cell by using CID(Channel Identification) field in addition to VPI and VCI. In this paper, we research the AAL type 2 switch that performs the process of CPS packet. The Receive unit extracts the CPS packet from the inputted ATM cell. The designed receive unit consists of input FIFO, r)( status table, CAM(Content Addressable Memory), new CID table and partial packet memory. Also the designed receive unit supports the PCI interface with host processor. The receive unit is implemented in Xilinx FPGA and operates at 72MHz.

• 전자공학회논문지S
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• 제35S권4호
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• pp.10-19
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• 1998

With the advent of high-speed networks, the increasingly stringent performance requeirements are being placed on the underlying switching systems. Under these circumstances, simulation methods for evaluating the performace of such a switch requires vast computational cost and accordingly the importance of anlytical methods increases. In general, the performance analysis of a switch architecture is also a very difficult task in that the conventional queueing system such as switching systems, which consists of a large numbe of queues which interact with each other in a fiarly complicated manner. To overcome these difficulties, most of the past research results assumed that multiple queues become decoupled as the switch size grows unboundely large, which enables the conventional queueing theory to be applied. In this apepr, w analyze a non-blocking space-division ATM swtich with input queueing, and prove analytically the pheonomenon that virtual queues formed by the head-of-line cells become decoupled as the switch size grows unboundedly large. We also establish various properties of the limiting queue size processes so obtained and compute the maximum throughput associated with ATM switches with input queueing.

• 전기전자학회논문지
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• 제1권1호
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• pp.83-92
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• 1997

대용량 스위칭 스루풋 요구를 만족시키면서 초고속 라인 속도를 처리해야하는 대용량. 초고속 ATM 스위칭 구조설계에는 다수경로 특성을 갖는 구조를 이용한다. 그러나 다수경로 특성을 갖는 스위칭 구조에서는 순서바뀜현상이 피할 수 없이 발생한다. 이 논문에서는 다수경로 스위칭 구조의 특성을 분석하여 순서 바뀜 가능성을 정량적으로 분석해볼 수 있는 분석모델을 제안한다. 그리고 이 모델을 이용하여 다수경로 스위치의 구조 파라메타들과 셀 순서바뀜현상과의 관계를 분석한다. 이 파라메타로는 다수경로의 수 (L), 입력 셀스트림의 특성, 스위치 크기(N), 및 트렁크를 구성하는 가상회선 수($V_{ch}$)등이며, 다수경로가 순서바뀜현상을 일으킬 때에 미치는 영향을 분석한다.

• 한국정보처리학회논문지
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• 제6권1호
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• pp.148-158
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• 1999

ATM LAn등으로부터 입력되는 ABR 트래픽이 RM설에 의해 제어되기 때문에 이들 트랙픽을 공중망 ATM 트랙픽에 대하여 적용되는 인터페이스 기능을 보편적인 연동 구조인 "Projected Node"[6] 접근 방식에 기반을 두고 연동 구조를 제안하고 있다. 이를 위해 도입된 AUPU(ABR Ine4rface Proxy UNit)는 ATM LAN 수위치로부터 ATM 공중망 스위치로 입력되는 ERICA 메커니즘에 의한 ABR 트래픽의 인터페이스 구조로 설계되었다. AIPU에서 사용되는 ABR 트래픽 제어 매커니즘은기존의 단거리 중심미의 LAN형태로부터 장거리 액세스가 가능한 수정된 메커니즘 특성을 지니고 있다. 다양한 RTT(Round Trip Time)에 따른 동적인 UCI(Update Count Interval)를 적용할수 이Tssm 동적 속도수정 간격제어 (DYnamic updte Count Interval : DUCI) 메커니즘이 AIPU에서 동작하는 구조가 본 논문에서 제안되었다. 그리고 본 논문은 DUCI 메커니즘의 성능 및 주요 특성이 기존의 ERICA 메커니즘의 문제검과 비교하여 시뮬레이션을 통하여 분석되었다.통하여 분석되었다.

• 전자공학회논문지C
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• 제35C권11호
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• pp.39-47
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• 1998

본 논문에서는 공유 버퍼 ATM 스위치를 위한 파이프라인 방식의 고속 메모리 구조를 제안하고 설계하였다. 제안된 메모리 구조는 빠른 동작 속도와 용량 가변성을 지원하여 공유 버퍼 ATM 스위치가 가지는 메모리 cycle time의 제한을 극복하였다. 본 메모리 구조가 지원하는 용량 가변성은 ATM 스위치에서의 교환 성능 가변성을 제공한다. 본 메모리 구조는 작은 메모리 bank들로 이루어진 2차원 배열 구조를 가진다. 메모리 용량은 부가적인 메모리 bank들을 추가하여 메모리 bank들의 배열 크기를 증가 시킴으로 인해 증가된다. 설계된 파이프라인 방식의 메모리는 4160 bit 메모리 bank를 16개 이용하여 4 × 4의 배열로 설계하였고 전체 용량은 65 Kbit이다. 레이아웃후 시뮬레이션을 통한 최대 동작 속도는 5 VV/sub dd/ 및 25℃에서 4ns이다. 설계된 메모리는 공유 가변 버퍼 ATM 스위치의 시험 설계된 칩에 내장되었다. 시험 설계된 칩은 0.6 ㎛ 2-metal 1-poly CMOS 공정 기술을 이용하여 설계하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.115-118
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• 1998

ATM(Asynchronous Transfer Mode)을 기반으로한 BSC(Base Station Controller)를 이용한 무선 이동통신망에서는 크게 MSC, BSC, BTS로 구성 되어진다. BSC는 MSC(Mobile Switch Center)와의 STM-1급 (155.52Mbps) 정합이 이루어지며, 여러 BTS(Base Transceiver Subsystem)와 T1(1.544Mbps)/E1(2.048Mbps)급 정합이 이루어져 호연결, 관리, 제어 및 MT(Mobile Terminal)의 soft-handoff를 담당한다. BSC내의 저속 가입자 I/F에서는 BTS와 BSC내의 ATM switch와의 정합을 수행하면서 VPI/VCI변환, BSC 내부 cell format으로 변환, 그리고 UPC(Usage Parameter Control)등이 이루어진다. 본 논문에서는 ATM switch를 이용한 BSC 내부의 저속 가입자 I/F의 구현에 관해서 살펴본다.

• 한국산학기술학회논문지
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• 제5권5호
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• pp.429-432
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• 2004

본 논문은 단일형태의 버퍼 구조로 물리적인 단일 큐의 시퀀서 갖고 논리적으로 다중 큐의 형태로 구성된 ATM스위치를 제안한다. 제안된 스위치는 순환적 순위 알고리즘이 적용되도록 하드웨어로 구현된 ATM 셀의 출력 포트에 따라 ATM 셀이 정렬되도록 프로시져를 수행시킨다. 이 구조는 물리적으로 단일 버퍼를 갖지만 논리적으로는 순환적으로 순위를 결정하여 출력포트에서의 상충을 최대한 억제하도록 설계된 다중 큐의 기능을 하고 있다. 향후 이러한 형태의 구조는 다양한 구조의 라우팅을 위한 스위치로 응용되고, 시스템 구성의 확장성에 있어서도 큰 장점을 지니고 있어, 전송 효율적인 면에서도 훌륭한 구조로 평가된다.

• 한국통신학회논문지
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• 제21권1호
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• pp.119-130
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• 1996

This paper is the part I of the full study about improved structure of fully interconnected ATM switch to develop the small sized switch element and practical implemention of switch network. This part I paper describes about proposed switch structure, performance evaluations and some of considerations to practical implementation. The proposed structure is constructed of two step buffering scheme in a filtered multiplexer. First step buffering is carried out by small sized dedicated buffers located at each input port. And second step buffering is provided by a large sized common buffer at the output port. To control bursty traffic, we use speed up factor in multiplexing and priority polling according to the levels of buffer occupancy. Proposed structure was evaluated by computer simulation with two evaluation points. One is comparision of multiplexing discipline between hub polling and priority polling. The ogher is overall which should be considered to improve the practical implementation.

• 전자공학회논문지A
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• 제33A권4호
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• pp.68-77
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• 1996

In this paper, we investigate the effect of a LAN traffic on the performance of a shared buffer ATM switch andIWF (interworking function )on a LAN environment through simulations. Firstly, the delay and the buffer occupancy of the switch and IWF are mesured according to the proportion of the LAN traffic to the traffic generated by gernoulli process. Secondly, we investigate the behavior of the switch in the case that LAN traffic is concentrated to a connectionless server, and the effect of LAN traffic shaping at IWF on the delay and the buffer occupancy of the switch.